Конвертер serial->8b parallel, Хочу сделать на CPLD от Альтеры Опции

[MAXvaLL]

Суть-соль:
Необходимо сделать конвертер parallel<->serial
Может быть до 4х входных serial каналов, и до 4х выходных.
Тактирования 2. Одно для входных, другое для выходных каналов.
Скорость вх/вых могут быть только кратны.
Для serial интерфейса конвертор должен быть slave.
Макс. скорость до 12.3Мбит в каждую сторону по каждому serial каналу.
Параллельных интерфейсов 2, на вход и выход.
Сервисные: строб выдачи, вход для подтверждения получения, вход для строба чтения, сигнал переполнения, вход для сброса сигнала переполнения.

Примерно так:

>InSCK
>In1
>In2
>In3
>In4

<POut (8b)
<RD
>RDE

<OVFOut
>OVFOutRES

==============

>PIn (8b)
>WR

>OutSCK
<Out1
<Out2
<Out3
<Out4

<OVFIn
>OVFInRES

Вроде все...

Это возможно вообще?
Есть желание сделать на CPLD от Альтеры. Какой лучьше пойдет для этой цели?
Если кто уже делал подобное, поделитесь пожалуйста.

[MAXvaLL]

Спасибо за ответы!
Извиняюсь что коряво объяснил задачу...

А какие возможности нужны?

Требование п4. можно ослабить, введя (входной) строб чтения (это будет FIFO на 1 злемент)

В принципе, так как система состоит из 2х независимых частей, то можно сделать 2 разных клока, но нужно убедится, что CPLD позволяет использовать 2 клока (IMHO они все позволяют, но точно гарантировать не могу - с Alter'ой не работал, только с Xilinx, он позволяет)

И что понимается под фразой 'до 4х serial каналов' - как они должны укладываться в один параллельный выходной?

Возможности нужны те что описал.

Да, именно так и нужно - буфер на 1 байт (но для каждого канала отдельно)

2 клока необходимо, т.к. скоросте для входных и выходных потоков надо иметь возможность настраивать независимо (ну, почти независимо - они кратны у меня могут быть)

А вот это самое интересное: например для serial->parallel
Считываем по 1 байту из каждого из 4х входных каналов (данные в них синхронные т.к. у них 1 клок, и непрерывные)
Каждый байт пихаем в свой буфер (FIFO на 1 байт).
Начинаем считывание следующего байта (для всех каналов)
И в это время выводим один за другим принятые байты из буфера в паралл. интерфейс.
т.е. время считывания 1 байта по посл. интерфейсу = времени выдачи 4х принятых байт.

Делается для того, что бы загнать посл. потоки в CY7C68013.
Если честно, то 4 потока это я взял по максимуму, в минимальном варианте может быть и 1 в каждую сторону.

для связи разных клоков использовать fifo довольно просто, но надо помнить, что fifo занимает память, кратную размеру блока, например по 9216 бит, для cycloneiii

что-то не понял....
FIFO достаточно на 1 байт
клоки разные для разных направлений

[XVR]

Спасибо за ответы!

Да, именно так и нужно - буфер на 1 байт (но для каждого канала отдельно)

2 клока необходимо, т.к. скоросте для входных и выходных потоков надо иметь возможность настраивать независимо (ну, почти независимо - они кратны у меня могут быть)

Тут поподробнее - параллельные концы (прием/передача) будут подключаться к одному CY7C68013 или к разным? Если к одному, то тут еще добавляется арбитраж входных и выходных каналов.

А вот это самое интересное: например для serial->parallel
Считываем по 1 байту из каждого из 4х входных каналов (данные в них синхронные т.к. у них 1 клок, и непрерывные)
Каждый байт пихаем в свой буфер (FIFO на 1 байт).
Начинаем считывание следующего байта (для всех каналов)
И в это время выводим один за другим принятые байты из буфера в паралл. интерфейс.
т.е. время считывания 1 байта по посл. интерфейсу = времени выдачи 4х принятых байт.

Это понятно, а по последовательному интерфейсу данные как-то управляются или льется непрерывная битовая последовательность? Если первое, то добавляется формирование фреймов и передача их в параллельный интерфейс. А если второе, то как предполагается управлять переключением FIFO в CY7C68013 - он же не будет отправлять данные из активного в данный момент FIFO, его надо сначала отключить от внешнего интерфейса.

Делается для того, что бы загнать посл. потоки в CY7C68013.
Если честно, то 4 потока это я взял по максимуму, в минимальном варианте может быть и 1 в каждую сторону.

В общем, не совсем понятно с управлением всей этой штукой, но ничего принципиально нереализуемого пока не видно

[MAXvaLL]

Тут поподробнее - параллельные концы (прием/передача) будут подключаться к одному CY7C68013 или к разным? Если к одному, то тут еще добавляется арбитраж входных и выходных каналов.

Это понятно, а по последовательному интерфейсу данные как-то управляются или льется непрерывная битовая последовательность?

если второе, то как предполагается управлять переключением FIFO в CY7C68013 - он же не будет отправлять данные из активного в данный момент FIFO, его надо сначала отключить от внешнего интерфейса.

К одному.
А что есть такое арбитраж?

Непрерывный поток.

Насчет FIFO не понял... Вы имеете ввиду аппаратный или программный буфер?

[XVR]

К одному.
А что есть такое арбитраж?

Это есть полный абзац

У CY7C68013 только один двунаправленный порт как на прием данный в ее FIFO, так и на чтение. У тебя с сериалайзера идет 2 потока - один на прием и один на передачу, так что их придется разделить по времени и засунуть в один параллельный порт CY7C68013.

Непрерывный поток.

Т.е можно нарезать по 8 бит не заботясь не о каких границах - это упрощает дело

Насчет FIFO не понял... Вы имеете ввиду аппаратный или программный буфер?

Я имею в виду буффер в CY7C68013. Насколько я понял для того, что бы передать блок по USB надо сделать следующее:

1) Подключить свободный блок памяти к внешнему интерфейсу

2) Закачать в него данные

3) Переключить блок на USB Engine

4) Стартовать передачу

Т.е. одновременный прием с внешнего порта и передача ЭТОГО ЖЕ блока через USB невозможна (может быть я не прав - я глянул в datasheet по диагонали, но впечатление сложилось именно такое)



Клоки на прием и передачу имеют кратные частоты? Если нет - то дело труба, придется делать внутренние FIFO и полноразмерный арбитр внешней шины



Кстати, под такую задачу лучше подойдет FPGA - тригеров получается прилично, CLPD такой емкости будет стоить дороже аналогичной FPGA.

[MAXvaLL]

У CY7C68013 только один двунаправленный порт как на прием данный в ее FIFO, так и на чтение. У тебя с сериалайзера идет 2 потока - один на прием и один на передачу, так что их придется разделить по времени и засунуть в один параллельный порт CY7C68013.

Т.е можно нарезать по 8 бит не заботясь не о каких границах - это упрощает дело

Я имею в виду буффер в CY7C68013. Насколько я понял для того, что бы передать блок по USB надо сделать следующее:
1) Подключить свободный блок памяти к внешнему интерфейсу
2) Закачать в него данные
3) Переключить блок на USB Engine
4) Стартовать передачу
Т.е. одновременный прием с внешнего порта и передача ЭТОГО ЖЕ блока через USB невозможна (может быть я не прав - я глянул в datasheet по диагонали, но впечатление сложилось именно такое)

Клоки на прием и передачу имеют кратные частоты? Если нет - то дело труба, придется делать внутренние FIFO и полноразмерный арбитр внешней шины

Кстати, под такую задачу лучше подойдет FPGA - тригеров получается прилично, CLPD такой емкости будет стоить дороже аналогичной FPGA.

Да, вы совершенно правы, там одна (8/16 Б) шина, так что изначальная постановка задачи идет в жжж, а я балда

Ну, как сказать... Нарезать-то можно по 8 (или 16) бит, но надо правильно нарезать - т.е. резать по началу байта

Насколько я понял - там все аппаратно (для EP2-8). Надо только выбирать - пишем мы в шину, или читаем из нее.

Пока клоки кратны, но по хорошему их надо вообще разделить.

Пусть будет FPGA. Я уже на все согласен =)

PS Кстати, то что я писал про 4 serial канала - это бред. Можно сделать 1, но скорость там будет ~50МБит Может так проще?

[XVR]

Да, вы совершенно правы, там одна (8/16 Б) шина, так что изначальная постановка задачи идет в жжж, а я балда

Итого, переформулируем задачу:

1) Параллельный интерфейс (8 или 16 бит) к CY7C68013

FD[0-15]

IFCLK

SLCS#

SLRD (SLOE)

SLWR

PKTEND

FIFOADDR[0-1]

2) Последовательный интерфейс (2 шт)

clk

dat[0-3]

strobe (?)

3) Управление (?)

pkt_switch

?

Ну, как сказать... Нарезать-то можно по 8 (или 16) бит, но надо правильно нарезать - т.е. резать по началу байта

Угу, осталось это начало найти - нужна фреймовая синхронизация

Насколько я понял - там все аппаратно (для EP2-8). Надо только выбирать - пишем мы в шину, или читаем из нее.

Да, но насколько я понял мы должны одновременно читать и писать в нее (в разные FIFO), т.к. последовательные потоки льются одновременно в обе стороны

Пока клоки кратны, но по хорошему их надо вообще разделить.

Если их совсем разделить, то получится 3 клоковых домена и 2 внутренних FIFO, на CPLD такое уже не сделать

Пусть будет FPGA. Я уже на все согласен =)

Пусть будет

PS Кстати, то что я писал про 4 serial канала - это бред. Можно сделать 1, но скорость там будет ~50МБит Может так проще?

До некоторой степени проще, но еще проще будет если serial канал будет 1 но 4х битный



Изложите, какие вообще требования к сериалным интерфейсам и как их данные нужно передовать по USB, а то я тут занимаюсь игрой в угадайку, так можно долго обсуждать

Сообщение отредактировал XVR - Jan 26 2008, 11:52

[MAXvaLL]

XVR, спасибо вам за помощь!

Итого, переформулируем задачу:
.....

1) Параллельный интерфейс 8бит к CY7C68013 (8 должно хватить по скорости, а ноги нужны свободные у МП)
FD[0-7]
IFCLK
SLOE (SLCS я не видал, есть CS, но это к памяти. А SLOE надо отдельно)
SLRD
SLWR
PKTEND
FIFOADDR[0-1]

2) Последовательный интерфейс (2 шт)
clk
dat[0-3] (что значит 0-3 ?)
strobe (есть. период = 8 БАЙТ если в слове 32 бита, либо 4БАЙТА, если в слове 16бит)

3) Управление
pkt_switch (не понял )
Надо выбирать кол-во бит в слове.

Вроде все.

Угу, осталось это начало найти - нужна фреймовая синхронизация

Есть - strobe. Отдельно для входа и выхода.

Да, но насколько я понял мы должны одновременно читать и писать в нее (в разные FIFO), т.к. последовательные потоки льются одновременно в обе стороны

А как можно ОДНОВРЕМЕННО? Этаж невозможно...
Потоки-то льются одновременно, а FIFO на что? Как раз для разделения по времени.

Если их совсем разделить, то получится 3 клоковых домена и 2 внутренних FIFO, на CPLD такое уже не сделать

Да, сложно получается. Я тут попробовал сделать на логике - получилось, но для одинаковых частот.
2 регистра сдвига, с промежуточными регистрами, счетчик и по мелочи: и, или, инверторы...
Я думаю если хорошо подумать, то для кратных тоже можно сделать.
А для разных частот, я пока даже не представляю что делать...

До некоторой степени проще, но еще проще будет если serial канал будет 1 но 4х битный

Это как?

Изложите, какие вообще требования к сериалным интерфейсам и как их данные нужно передовать по USB

Требования...
Скорость необходимую надо обеспечить (до 50Мбит на канал, если делать по 1 serial в одну сторону)
Правильно байты разделить.
Вот и все...
А какая разница как передавать? Пихаем в буфер, а USB контроллер сам пусть разбирается
Конечно мы его настроим сначала... Скорее всего по изохрону.

Сообщение отредактировал MAXvaLL - Jan 28 2008, 11:46

[XVR]

XVR, спасибо вам за помощь!


1) Параллельный интерфейс 8бит к CY7C68013 (8 должно хватить по скорости, а ноги нужны свободные у МП)
FD[0-7]
IFCLK
SLOE (SLCS я не видал, есть CS, но это к памяти. А SLOE надо отдельно)
SLRD
SLWR
PKTEND
FIFOADDR[0-1]

2) Последовательный интерфейс (2 шт)
clk
dat[0-3] (что значит 0-3 ?)

Это значит 4 канала

strobe (есть. период = 8 БАЙТ если в слове 32 бита, либо 4БАЙТА, если в слове 16бит)

3) Управление
pkt_switch (не понял )

Нарезка на USB пакеты. Насколько я понял CY работает так:

1) Данные заливаются в FIFO CY

2) Выставляется PKTEND, текущее FIFO начинает выливаться в USB

3) Переключаемся на другое FIFO

А как можно ОДНОВРЕМЕННО? Этаж невозможно...
Потоки-то льются одновременно, а FIFO на что? Как раз для разделения по времени.

Последовательные входные и выходные потоки - одновременно, потоки в FIFO CY - по очереди

Да, сложно получается. Я тут попробовал сделать на логике - получилось, но для одинаковых частот.
2 регистра сдвига, с промежуточными регистрами, счетчик и по мелочи: и, или, инверторы...
Я думаю если хорошо подумать, то для кратных тоже можно сделать.
А для разных частот, я пока даже не представляю что делать...

2 FIFO в FPGA + арбитер, выливающий данные из непустых FIFO в CY по очереди

4х битный serial
Это как?

Это последовательно/паралельный интерфейс - последовательно по 4 бита за раз. От 4х отдельных serial каналов отличается порядком битов в выходной последовательности

А какая разница как передавать? Пихаем в буфер, а USB контроллер сам пусть разбирается

Боюсь, что не разберется. Похоже им надо управлять



Что касается FPGA то подойдет практически любая из младшего семейства, например Spartan2 (E) или Spartan3 (E) от Xilinx (у Alter'ы не знаю - не работал)

[MAXvaLL]

У меня оказывается был старый даташит на CY. В котором непонятно было нехрена. Отсюда и недопонимание было....
Новый оказался куда лучше

SLCS# там таки появился. Но его можно всегда на select

Нарезка на USB пакеты. Насколько я понял CY работает так:
1) Данные заливаются в FIFO CY
2) Выставляется PKTEND, текущее FIFO начинает выливаться в USB
3) Переключаемся на другое FIFO

Да, но есть еще авто режим, когда пакет отправляется, набрав X байт.
В моем случае это удобнее, т.к. пакеты постоянной длинны.
Соотв-но PKTEND не нужен.

2 FIFO в FPGA + арбитер, выливающий данные из непустых FIFO в CY по очереди

А если скорости в несколько раз (до 4х) отличаются? Там ничего не зашкалит?

Это последовательно/паралельный интерфейс - последовательно по 4 бита за раз.

Не, это не пойдет однозначно. Либо 4 канала. Либо 1 на скорости в 4 раза выше.

Боюсь, что не разберется. Похоже им надо управлять

Ткните меня в даташит пожалуйста (параграф). Что-то не вижу чем надо управлять...

Что касается FPGA то подойдет практически любая из младшего семейства, например Spartan2 (E) или Spartan3 (E) от Xilinx (у Alter'ы не знаю - не работал)

А насколько это дорого? По сравнению с теми же CPLDхами?

Сообщение отредактировал MAXvaLL - Jan 28 2008, 22:00

[XVR]

SLCS# там таки появился. Но его можно всегда на select

Его можно вообще на землю

Да, но есть еще авто режим, когда пакет отправляется, набрав X байт.
В моем случае это удобнее, т.к. пакеты постоянной длинны.
Соотв-но PKTEND не нужен.

Ок

А если скорости в несколько раз (до 4х) отличаются? Там ничего не зашкалит?

Главное что бы скорость приема/передачи в CY была больше, чем у последовательных интерфейсов

Не, это не пойдет однозначно. Либо 4 канала. Либо 1 на скорости в 4 раза выше.

А как надо биты из этих 4х каналов складавать в выходные байты в CY?

Ткните меня в даташит пожалуйста (параграф). Что-то не вижу чем надо управлять...

Отбой, в datasheet'е было очень туманно описан процесс передачи буферов между SIE/CPU/Peripheral, скачал

Endpoint FIFO Architecture of EZ-USB FX1/FX2 - там вроде все проще, ничем управлять не надо.

Кстати, а что делать с исчерпанием/переполнением FIFO в CY?

А насколько это дорого? По сравнению с теми же CPLDхами?

XC2S50E-PQ208C ~ $19

XC3S100E-4VQG100C ~ $12

[MAXvaLL]

Главное что бы скорость приема/передачи в CY была больше, чем у последовательных интерфейсов

А как надо биты из этих 4х каналов складавать в выходные байты в CY?

Кстати, а что делать с исчерпанием/переполнением FIFO в CY?

Больше. Полюбому

Надо байты последовательно (по номерам)
Я думаю все же проще 1 канал скоросной. Там уже все само разложено как надо.

Ну, переполнения не должно быть - ибо авто отправка =) Надо только Х с умом выбрать.
Это надо для ручной отправки при помощи пакетенда, чтобы знать,что буфер уже забит.
А пустой - буфер - значит читать больше нечего

[XVR]

Ну, переполнения не должно быть - ибо авто отправка =) Надо только Х с умом выбрать.
Это надо для ручной отправки при помощи пакетенда, чтобы знать,что буфер уже забит.
А пустой - буфер - значит читать больше нечего

А что делать для канала USB -> Serial если FIFO в CY пустое? Что передавать?



Да и с одним каналом на 50 МГц скорее всего получится, хотя потребуется указать тайминги фитеру.

[MAXvaLL]

А что делать для канала USB -> Serial если FIFO в CY пустое? Что передавать?

Да и с одним каналом на 50 МГц скорее всего получится, хотя потребуется указать тайминги фитеру.

Ничего.
USB должен успевать подсовывать данные.

Можно подробнее - ничего не понял

[XVR]

Ничего.
USB должен успевать подсовывать данные.

Можно подробнее - ничего не понял

Нужно будет указать программе разводки FPGA, что у тебя на сериальных клоках идет 50 MHz, и указать все времена установок/задержек последовательных данных относительно клоков. Для 13 MHz это не обязательно (но желательно), FPGA успеет в любом случае



Ну в общем, если это все устраивает, то берешь ISE WebPack (если Xilinx) или что там у Alter'ы, пишешь схему в Verilog'е, разводишь и заливаешь через CY (ноги для заливки придется предусмотреть)

Сообщение отредактировал XVR - Jan 29 2008, 18:20