Можно их засудить - они патент подали на свою технологию, а у нас уже все было оказывается.

В целом подход для ленивых - вместо того, чтобы смотреть покрытие теста, изгадим дизайн некоторыми возможнами способами и будем проверять собьется тест или нет. Этот метод очень ограничен, т.к. иногда ошибки будут вводиться слишком грубо и тест просечет их, а тулз подумает что тест хорош, однако сложные ошибки вызванные наложением разных состояний устройства тест может и не отловить.
К тому же с появлением SystemVerilog верификация это уже давно больше чем просто code coverage.