Здравствуйте!

Есть ли у Синопсиса,Кейденса или у кого-либо другого что-то похожее.

h..p://w.w.certess.com/product/

Насколько я понял эта штука проверяет качество тест-бенча, меняя дизайн и проверяя выловит ли его тест-бенч. Но как - пока непонятно.
Например функциональное покрытие Актива или Моделсима просто проверяет попали ли хотя бы 1 раз в каждую функциональную точку кода.
А эта -ужос

Спасибо!

Все понятно.
Это проверяет тесты не те которые мы используем при разработке, а те что используются при отбраковке микросхем.

Простейший пример:
Делаем счетчик таймер timer1 <= timer1 + 1;
И при разработке гоняем его не от 0 и до мак значения, а так только убедится что считает. Обычно в конце концов этот тест и попадает в отбраковочный тест, но старшие разряды мы не проверили, а они не работают, КЗ старшего разряда на землю. например. Наш тест скажет нам ОК, а реально схема не рабочая. Так вот эта система и вносит различного рода ошибки в проект и если тест их не выловил, значит он не полон.

Много-много лет тому назад, в СССР...

Можно их засудить - они патент подали на свою технологию, а у нас уже все было оказывается.

В целом подход для ленивых - вместо того, чтобы смотреть покрытие теста, изгадим дизайн некоторыми возможнами способами и будем проверять собьется тест или нет. Этот метод очень ограничен, т.к. иногда ошибки будут вводиться слишком грубо и тест просечет их, а тулз подумает что тест хорош, однако сложные ошибки вызванные наложением разных состояний устройства тест может и не отловить.

К тому же с появлением SystemVerilog верификация это уже давно больше чем просто code coverage.