I/O Designer Опции

[G_A_S]

При освоении Ментора в общем и IOD в частности возникают всякие мелкие, неприятные вопросы, которые отнимают колоссальное количество рабочего времени. Поэтому вынужден задавать на этом форуме глупые (наверное) вопросы.

Разбирался в ПДФ по IOD DF2004_IOD2004_V3.2bworkbook_rus.pdf. Основы работы понятны (но хотелось бы побольше информации), но не могу сделать завершающий этап, а именно экспорт в DC. При попытке создать символ и схему Generate>Symbol with Schematic, выдает: Schematic udate failed:
I/O Designer was unable to load the specified design C:\...\...\BLpro.prj

В чем может быть дело?

[expflash]

Привет честной компании! Помогите разобраться. В схемах DxDesigner сгенерированных IODesigher линии связей на некоторых символах имеют глобальный атрибут, поэтому соединяются с линиями в других иерархических компонентах. Руками править этот атрибут на сотне линий после каждой аннотации нет желания.

Уточнение: лини связей на символах конфигурации и питания.

[fill]

Привет честной компании! Помогите разобраться. В схемах DxDesigner сгенерированных IODesigher линии связей на некоторых символах имеют глобальный атрибут, поэтому соединяются с линиями в других иерархических компонентах. Руками править этот атрибут на сотне линий после каждой аннотации нет желания.

Уточнение: лини связей на символах конфигурации и питания.

Не понятно зачем в ручную что-либо править. Подробнее обьясните что конкретно у вас изменяется при каждой аннотации.
Чтобы отрезки цепи с одинаковым именем объединились на разных уровнях иерархии достаточно добавить имя этой цепи в список глобальных.

[expflash]

В том-то и дело, что мне не нужно чтобы эти линии соединялись. IODesigner, при каждом изменении в FPGA проекте, схематику генерирует заново, а как его заставить генерировать линии связей с нужным атрибутом я не нашел.

Не понятно зачем в ручную что-либо править.

Согласен, менять что-либо руками в сгенерированных файлах неверно идеологически (там и соответствующее предупреждение есть). Но следить за тем, чтобы во всем иерархическом проекте не встречались линии с одинаковыми названиями неверно вдвойне!

[fill]

В том-то и дело, что мне не нужно чтобы эти линии соединялись. IODesigner, при каждом изменении в FPGA проекте, схематику генерирует заново, а как его заставить генерировать линии связей с нужным атрибутом я не нашел.
Согласен, менять что-либо руками в сгенерированных файлах неверно идеологически (там и соответствующее предупреждение есть). Но следить за тем, чтобы во всем иерархическом проекте не встречались линии с одинаковыми названиями неверно вдвойне!

1. Что за атрибут вам нужен?
2. Зачем за этим следить, если у вас два отрезка с одним именем AGND на разных уровнях иерархии, то это будут две разных цепи (если конечно вы не добавили это имя в список глобальных).
Я так и не понял с какими именно цепями у вас проблема. Приведите подробное описание по шагам.

[expflash]

1. Что за атрибут вам нужен?
2. Зачем за этим следить, если у вас два отрезка с одним именем AGND на разных уровнях иерархии, то это будут две разных цепи (если конечно вы не добавили это имя в список глобальных).
Я так и не понял с какими именно цепями у вас проблема. Приведите подробное описание по шагам.

У каждой цепи в свойствах по ПКМ на вкладке "Name" наряду с атрибутами Inverted и Visible есть атрибут Scope, который можно установить либо в Local, либо в Global. В схемах сгенерированных IODesigner цепи, присоединенные к выводам символов питания и конфигурации, имеют этот атрибут глобальным. Поэтому и соединяются с одноименными линиями.

[fill]

У каждой цепи в свойствах по ПКМ на вкладке "Name" наряду с атрибутами Inverted и Visible есть атрибут Scope, который можно установить либо в Local, либо в Global. В схемах сгенерированных IODesigner цепи, присоединенные к выводам символов питания и конфигурации, имеют этот атрибут глобальным. Поэтому и соединяются с одноименными линиями.

IOD>Preferences>Symbol_Generation по умолчанию установлено соединять указанные пины с PCB_signal, т.е. создавать цепи с этими сигналами, при этом у PCB_signal всегда устанавливается scope глобальный.

Scope

I/O Designer generates schematics with the following scope settings.

For pcb nets, the scope is set to global.

For io nets, the scope is set to local.

The scope is preserved by I/O Designer so the user can change the the scope of a net on the schematic and the tool will not overwrite it.

Обратите внимание еще на последнюю фразу. Если в схеме изменить scope на цепи, то в последующем IOD не будет его менять.

В EE2007 больше нет признака local\global scope для Label. Страница 70 [attachment=18151:attachment]