Базис И-ИЛИ-НЕ в ПЛИС возможен?, Требуется реализация однокаскадных логических элементов в ПЛИС Опции

[AntiLL]

Доброго времени суток, уважаемые форумчане!

Нужна Ваша помощь. Нам требуется выяснить, существуют ли в природе ПЛИСы, в базисе которых есть элементы И-ИЛИ-НЕ. Элемент И-ИЛИ-НЕ является одним из базовых элементов для построения особых самосинхронных схем, а его многокаскадная реализация на элементах И-НЕ и ИЛИ-НЕ не приемлема в виду длинных связей между каскадами. А насколько мне известно большинство ПЛИС реализуется именно на элементах И-НЕ и ИЛИ-НЕ. Хотелось бы услышать Ваше авторитетное мнение по данному вопросу. Особенно интересует подобная реализация в ПЛИС Altera. Для большей наглядности высылаю скриншот того что требуется реализовать (вариант под буквой "а" подходит, под буквой "б" - не подходит).

Жду Вашего ответа. Заранее спасибо.

Эскизы прикрепленных изображений

 

[AntiLL]

Огромное спасибо за ответы. С ПЛИС у меня опыту работы на самом деле не так много как хотелось бы поэтому и интересуюсь...

То что с точки зрения логики G-триггер реализовать реально, это понятно. Но проблема заключается в том, что этот G-триггер должен быть однокаскадным, то есть внутри этого элемента не должно быть "гонок" сигналов. В случае как на рисунке под "б" там реализация многокаскадная - поэтому "гонки" возможны.

Однокаскадным наывается элемент, перезаряд выходной емкости которого осуществляется только через транзисторы с затворами, соединенными с его входными сигналами. К его выходу может быть подключено любое число последовательно включенных элементов НЕ, что удовлетворяет требованию индуцируемости.

Любой однокаскадный элемент со стандартным (с двумя состояниями) выходом отвечает требованию индицируемости, а однокаскадная реализация индикаторов является необходимым условием реализации. Теоретически и практически доказано, что корректные индикаторные элементы нельзя построить на упрощенном базисе И-НЕ и ИЛИ-НЕ - необходим базис И-ИЛИ-НЕ.

Вообще, это разработка наших ученых из РАН. Самосинхронные схемы, а точне строго-самосинхронные схемы (ССС-схемы), обладают сверхвыскокой надежностью, потребляют мало энергии, не используют тактовых генераторов и их поведение не зависит от задержек элементов. По сути такие схемы не зависят от внешних условий в которых они работают. Начинал разрабатывать это все хозяйство еще Варшавский, заканчивают вот они. У меня перед носом лежит статья в которой говориться о том что такие схемы невозможно реализовать на ПЛИС, в виду многокаскадности реализации G-триггера. Опытные образцы были реализованны на БМК в Зеленограде. Но реально вопрос остался открытым, поэтому я бы хотел прояснить что к чему. Ведь есть асинхронные ПЛИСы, представления о которых я не имею почти совсем.
Пока вопрос для меня открытый...

CPLD как я понял включают в себя И -ИЛИ -НЕ в своей матрице, но они все таки также являются многокаскадными.. Тоже самое в FPGA.. Или я ошибаюсь?

Все это я Вам пишу с разрешения авторов, так как даже у автора статьи есть сомнения по поводу того что он забраковал ПЛИС для реализации таких схем. Если у кого то есть интерес к этим схемам пишите в личку, поделюсь информацией.

[CaPpuCcino]

CPLD как я понял включают в себя И -ИЛИ -НЕ в своей матрице, но они все таки также являются многокаскадными.. Тоже самое в FPGA.. Или я ошибаюсь?

Все это я Вам пишу с разрешения авторов, так как даже у автора статьи есть сомнения по поводу того что он забраковал ПЛИС для реализации таких схем. Если у кого то есть интерес к этим схемам пишите в личку, поделюсь информацией.

давайте, может сразу ссылку на статью, а то меня начинают терзать смутные сомнения
ТИ:вообще говоря несмотря на то, что БМК и непосредственный предок ФПГА, но применительно к вашей проблеме они существенно разные вещи: ФПГА - стандартная ИС, а БМК - полузаказная; если для БМК вы имеете некоторую свободу в выборе наполнителя регулярной ячейки, то ФПГА производятся как микропроцессоры миллионными партиями и состав ячейки и матрица соединений пропаяны железно и согласно текущему этапу эволюции в данном конкретном классе ИС (ФПГА). т.е. для ячейки характерно типовой генератор функции как правило на мультиплексоре или ЛУТ и элемент памяти. для CPLD процесс производства аналогичен - это стандартная ИС (принцип.разница с ФПГА только в архитектуре системы межсоединений)