Выводы DDR2 и 3.3 В в одном банке Cyclone II, Совместимы ли? Опции

[Julianus]

Рисуем схему платы с Cyclone II и DDR2. Все адресные и управляющие выводы памяти (A0-A12, RAS, CAS и т.д.) находятся в одном банке. Но вообще пинов остро не хватает, поэтому хочется использовать оставшиеся в банке выводы под обычные 3.3 В сигналы. Будут ли они совместимы с выводами, отведёнными под DDR2? Нужна ли добавочная обвязка?

[Julianus]

Ну так у нас в текущей версии платы DDR2 работает, правда, на 48 МГц только. Но теперь число выводов повысилось, приходится устраивать им коммуналку.

Была идея объявить выводы 3.3 В как open drain - вроде должно помочь. Вопрос, насколько это правильно.