Создание Gigabit Ethernet на FPGA, Если кто разбирается, подскажите Опции

[alex_k]

Практического опыта создания Ethernet нет, никакого, знаю , что существуют ядра реализующие MAC и к нему необходимо добавлять PHY. Слышал, хотя
может и ошибаюсь, что интерфейсы для управления PHY есть разные.
Может кто просветит, что нужно чтобы сделать Gigabit Ethernet на базе ядер для ПЛИС как на физическом, так и на логическом уровне, что-бы физический
был подешевле.

[id_gene]

2 alex_k:
вы про управление PHY спрашиваете - оно у всех стандартное, через интерфейс MDC/MDIO (2 пина). Обычно доступ к этому интерфейсу осуществляется через регистры МАС-контроллера.
Практически все приемопередатчики также позволяют управлять по сбросу подтягиванием некоторых ног к нужному значению (состояние, прописанное через регистры управления PHY, естественно, приоритетнее - будете менять на ходу).

TBI-интерфейс для меди не нужен совсем. Многие МАС-контроллеры поддерживают его, но он отключается. Также, некоторые "медные" PHY его поддерживают. Так что можете заменить им, если вдруг понравится.

GMII - в каждую сторону 8 битная шина данных, 2 контрольных сигнала @125 МГц. (ну еще разные доп. сигналы могут появится в жизни - думаю, вы уже разобрались).

есть еще RGMII (reduced) - в 2 раза Уже, потому что DDR. По фронту - 4 данных + 1 контрольный; по срезу - вторая половина данных + 1 контр.
Логически реализовать несложно, но частота на плате в 2 раза выше. Стандарт - на сайте hp.com

Есть еще SGMII - serial - соотвественно частота еще растет...
Наверное, вы сможете его резализовать с помощью RocketIO

До практики пока не дошли ждем платы, поставим National