Последствия превышения частоты преобразования, ADC ATMega Опции

[gte]

Рекомендуемая максимальная частота 200 КГц. Если тактировать от 20 МГц, то хотелось бы использовать делитель на 64, получиться 312,5КГц. Кто пробовал использовать АЦП на повышенных частотах?
Интересует, верно ли предположение, что шумы растут пропорционально частоте?

[gte]

Хорошо. Может есть смысл попробовать остановиться на частоте 312 кГц и использовать ADC Noise Reduction mode в надежде получить суммарный выигрыш.

[oran-be]

Хорошо. Может есть смысл попробовать остановиться на частоте 312 кГц и использовать ADC Noise Reduction mode в надежде получить суммарный выигрыш.

Реальные отжимания на Меге 8 и Меге 48 показали, что этот ADC Noise Reduction mode при нормально разведенной печатной плате ни к чему не приводит. Шум, производимый ядром явно ниже уровня разрешения АЦП. Если плату развести неправильно, картина, конечно может изменится, но это надо постараться.

Добрый день, выше было упоминание о режиме ADC NOISE REDUCTION.
Не хочу создавать новую ветку, спрошу здесь.
Когда контроллер спит в этом режиме, останавливается тактовый
сигнал CLKio. А что будет с выходными уровнями портов, которые
были установлены до спящего режима? Он случайно выводы в Z
не переведет? Что то не найду об этом в даташите. Спасибо

Остановка CLK - это не сброс - все регистры останутся в том же состоянии.