VHDL - как реализовать такую вещь..., немного не понимаю я тут.. Опции

[Kuzmi4]

Здравствуйте.

Есть такой код:

Код

hf_dep1:    process (half_full,signal2foto) is
        begin
            if ( half_full'event and half_full='1' ) then --аналогично (rising_edge(half_full)) then
            ---+++
                rd <= '1';
                rd_clk <= clock;
            ---+++
            end if;
            if ( signal2foto'event and signal2foto='1' ) then --аналогично (rising_edge(signal2foto)) then
                ---+++
                    rd <= '0';
                    rd_clk <= '0';
                ---+++
            end if;
        end process;

и ему подобный

Код

reset_proc: process (rst,start) is
            begin
                if ( (rst'event and rst='1') and start='0' ) then --аналогично (rising_edge(rst) and start='0') then
                --+++                
                in_rst_signal <= '1';                
                --+++                
                end if;
                if ( start'event and start='1' ) then --аналогично (rising_edge(start)) then
                    --+++
                        in_rst_signal <= '0';--return back reset signal to ZERO
                        rst <= '0';
                    --+++
                    end if;
            end process;

Матюкаеться так :

Error (10820): Netlist error at my_fifo.vhd(148): can't infer register for in_rst_signal because its behavior depends on the edges of multiple distinct clocks

Error (10820): Netlist error at my_fifo.vhd(112): can't infer register for rd_clk because its behavior depends on the edges of multiple distinct clocks

Error (10820): Netlist error at my_fifo.vhd(112): can't infer register for rd because its behavior depends on the edges of multiple distinct clocks

В принципе могу понатыкивать компонентов с библиотек и посоединять их как нужнов коде, но есть желание разобраться с VHDL - а то как то я его знаю со схематической стороны
Что же я не так делаю ?
--
Имею книженцию <Суворова,Шейнин..> - по ней и выучил азы

[Kuzmi4]

2 rv3dll(lex) -
Задача в принципе не сложная - у нас есть данные параллельным кодом, который выдаётся с клоком частотой 20-50 МГц (с ацп поступают) . Рабочий цикл с начала - сброс памяти (я выбрал FIFO) и запись до половины. После начинаем дёргать RD/WR - типа читаем-пишем. В этом случае у нас ползущая картика реального времени (с дискретносью клока) получается. Как только приходит сигнал signal2foto (уровень с ДНУ - типа пришёл импульс) - перестаём дрыгать RD и дописываем до конца - в результате получаем N/2 значений до сигнала и N/2 значений после - эдакое фото сигнала.
Вот собсно и всё.
В принципе вроде мой пост May 16 2008, 11:06 с кодом вроде описывает именно это... Только не работает блин....

А на счёт 19.05.2008, 07:20

main_clk - это типа наш входной клок ? И почему он более высокий клок ?
На счёт стробов - то тут как бы я понимаю как оно будет работать, не могу понять почему именно такая реализация нужна - зачем сдвигать там и распаралеливать....