Вопрос новичка по Xilinx/VHDL, проблемы Опции

[Gas Wilson]

Добрый день! Начинаю осваивать vhdl... Создал простой проект в ISE 9.2 но после генерации файла и прошивки его в Spartan 3E sample pack board ничего не работает.. какой то сигнал на выходе есть, но это явно не то что нужно... При этом синтез схемы показывает правельные результаты... Сам не могу разобраться в чём проблема...

Код

entity main is
    Port ( clk : in  STD_LOGIC;
           cl1 : out  STD_LOGIC;
           cl2 : out  STD_LOGIC;
           flm : out  STD_LOGIC;
           d0 : out  STD_LOGIC;
           d1 : out  STD_LOGIC;
           d2 : out  STD_LOGIC;
           d3 : out  STD_LOGIC);
end main;

architecture Behavioral of main is

begin

main : process(clk)

variable x_counter : integer :=0;
variable flm_counter : integer :=0;
variable cl2_counter : integer :=0;
variable cl1_counter : integer :=0;
variable clk_counter : integer :=0;
variable cl2_val : std_logic :='0';
variable cl1_val : std_logic :='0';

begin
        if (clk='1') then
        
            clk_counter := clk_counter + 1;
        
            if (clk_counter = 1) then                                        --cl2 rise
            
                cl2_val := not cl2_val;
                cl2 <= cl2_val;
                
                if (cl2_val='1') then                                        --data
            
                    d0 <= '0';
                    d1 <= '0';
                    d2 <= '1';
                    d3 <= '0';
                    
                    cl2_counter := cl2_counter + 1;
                    
                end if;
            
            elsif ((clk_counter = 2) AND (cl2_val  = '1')) then     --cl1
                    
                    cl1_val := not cl1_val;
                    cl1 <= cl1_val;
                    
            elsif (clk_counter = 5) then                                        --cl2 fall
                
                    --cl2_val := '0';
                    --cl2 <= cl2_val;
                    
                    clk_counter := 0;
                    
            end if;
                
            
                                
        end if;
        
                        
end process main;


end Behavioral;

Буду благодарен за любые подсказки! При этом схема собранная на Schematic'е прекрасно работает...

[Gas Wilson]

Это ещё не доконца дописанная версия - поэтому данные и не меняются. Вообще хочу написать контроллер лсд панельки... clk - тики системы, clk2 - clk/2, clk1 - 1,5clk2 и задержан относительно clk2... Про переменные/сигналы в vhdl знаю. В данном примере важна не логика выполнения а что совсем ничего не генерится... Я хочу понять - почему совсем ничего не генерится...

А ножки проекта правильно развели на ножки ПЛИС макетной платы? Т.н. ucf файлец все там правильно и раскоментировано?

Ножки правильно разведены... Завтра с работы кину ucf файл...

[Boris_TS]

Вообще хочу написать контроллер лсд панельки... clk - тики системы, clk2 - clk/2, clk1 - 1,5clk2 и задержан относительно clk2...

Лучше приложите временую диаграмку, а то не очень понятно про задержку.

Про переменные/сигналы в vhdl знаю.

Искрене надеюсь, что так. Но у вас использованы переменные integer - счетчики для них синтезируются 32 разрядные (!!!) и если повезет, как в случае с clk_counter, то после анализа возможных состояний обрезаются до 2 битового счетчика. Лучше используйте std_logic_vector для таких переменных/сигналов, тогда вы сможет правильно задать разрядность вашего счетчика и не будете заставлять синтезатор стадать маразмом. (обязательно ознакомтесь с документом XST.DOC, там расписано как лучше описывать разные синтезируемые конструкции, обратите внимание на то, что в примерах использование integer старательно сведено к необходимому минимому, заменяя его std_logic_vector'ом дабы синтезатору легче было работать - абстракция это хорошо... но Вы же не Visual Basic осваиваете; к томуже, если Вы научитесь видет за языковым описанием схему на примитивах - то сможете проектировать компактные высокоскоростные решения)

В данном примере важна не логика выполнения а что совсем ничего не генерится... Я хочу понять - почему совсем ничего не генерится...

По поводу логики сильное утвердждение получилось - ценю шутку. Поглядите "View RTL Scematic" может появятся идеи как ненадо описявать логику . Также стоит поглядеть "View/Edit Routed Design (FPGA Editor)" - так сказать, увидете результат своих описаний.
С логикой работы в вашей схеме проблема из-за того, что разрешений счете счетчиков "cl1_val" и "cl2_val" (название даны по FPGA_editor'у - вот сделали бы Вы signal и совпадали бы названия линий и языкового описания ) берется с компоратора, сравнивающего выход 32 разрядных счеткиков с чем-то... ну что написали (абстракцию) - то и получили.

А Вы проводили PostPar симуляцию ??? Еще ни разу её результаты у меня не расходились с практикой (ну только если ноги поперепутал в UCF).

Поясните, пожалуйса, какие сигналы выведены на осиллограме - уж больно странно выглядит верхний - ни разу не удавалось видеть на выходах ПЛИС трехуровневые сигналы (ну только если она не конфликтовала с другой микросхемой или на конце метровой несогласованной линии). Может там высокочестотное переключение состояний ? (мачштабчик-то у Вас уж больно сжатый, растяните его до 1-5 ns на клетку)
Укажите частоту clk - без нее осциллограма не понятна.