8 bit видео (+ синки ессно) по LVDS (SERDES ?), или DVI ?, Какой transmitter/reciever на 8 бит, 2-3м дистанция Опции

[Саша Z]

Есть система в которой видео 8 бит RGB (8 бит multiplexed, i.e. R -> G -> , синки и клок, т.е. в сумме 12 сигналов. 8-битный rate (clock) = 26-27 MHz.

Нужно вывести данное видео наружу, кабель длинной примерно до 2-3 метров (может быть короче но не длиннее) на внешнее устройство.
Проблема в состоит из нескольких аспектов:
1. В самой системе есть довольно плотно-набитые жгуты проводов, добавление еще 10-12 проводов между бортами к коннекторам проблематично.
2. Передача 8-битной даты + синки и клок по кабелю на несколько метров - тоже мне кажется не серьезной.

Посему обратил взор на LVDS/SERDES. С последними дела не имел, сейчас настало время начать разбираться. Пока не осознаю разницы между LVDS и SERDES...
В системе конечный видео поток проходит через CPLD (Lattice) где формируется из 16 битного RGB в 8-битный серийный RGB, но к сожалению данный CPLD не содержит LVDS/SERDES facilities.
Посему внешниее решение.
Глянул на LVDS чипы National - у них как минимум 18-битные под RGB. Mapping входов на LVDS выходы по datasheetу говорит что несмотря на то что мен нужно передавать всего 8-битный поток данные а не 24-битный, все-равно придется с ними использовать все более одного LVDS канала данных, т.е. в сумме 3 а то и все 4 канала LVDS выхода. В сумме дает 8 проводов, + 2-4 линии земли. Т.е. выигрыш по сравнению с прямым подклучением получается совсем не большой.

Вопрос в том, есть ли чипы LVDS/SERDES transmitter/reciever на 8 бит видео ? Т.е. например 8 бит по одному каналу (2 провода), + еще один канала синков/клока ?

Какая разница между LVDS и SERDES ?

[blackfin]

Есть система в которой видео 8 бит RGB (8 бит multiplexed, i.e. R -> G -> , синки и клок, т.е. в сумме 12 сигналов. 8-битный rate (clock) = 26-27 MHz.

А мне вот, любопытно, почему не использовать ITU-R BT656?
Там ведь, по стандарту, "синки" можно передавать в том же потоке, что и RGB..
И там же описан "Bit-serial interface"..

[aaarrr]

А мне вот, любопытно, почему не использовать ITU-R BT656?

Шутите? А почему бы тогда не ПЦТС?

[blackfin]

Шутите? А почему бы тогда не ПЦТС?

Не понял, в чем юмор?.. Цвет, правда, не был указан..
Но вообще-то, ITU-R BT656 - это стандарт на "интерфесы для передачи цифровых компонентных видеосигналов в 525/625-строчных телевизионных системах с цветом 4:2:2".
Не обязательно строго придерживаться стандата, но можно воспользоваться "схемой" передачи
синхроимпульсов.. Если, конечно, речь шла о кадровых и строчных синхроимпульсах..
Короче, суть идеи в том, что когда идут синхроимпульсы, сигналов RGB нет, а значит, можно применить
временнОе уплотнение по схеме из стандарта R656. Так что, не шучу..

[aaarrr]

Не понял, в чем юмор?.. Цвет, правда, не был указан..

Вообще-то в первом посте написано, что это мультиплексированный RGB для LCD.

Короче, суть идеи в том, что когда идут синхроимпульсы, сигналов RGB нет, а значит, можно применить
временнОе уплотнение по схеме из стандарта R656. Так что, не шучу..

И поиметь кучу логики на пустом месте из-за трех проводов?

Извините, но 656 здесь подходит как корове седло. Серьезно думал, что Вы шутите.

[blackfin]

Вообще-то в первом посте написано, что это мультиплексированный RGB для LCD.

Пардон, а можно ткнуть носом, где упоминается про LCD?

И поиметь кучу логики на пустом месте из-за трех проводов?

Так ведь уже стоИт CPLD, в ней всю логику и поиметь..

Извините, но 656 здесь подходит как корове седло.

Возможно, но я пока, пока этого не прочувствовал..Возможно, что-то упустил..

Серьезно думал, что Вы шутите.

Нет, не шутил, как раз было любопытно..

НО, увы, выход с которого доступен stream в системе для внешнего вывода - RGB с отдельными синками и обратно конвертировать это в BT656 в CPLD нет возможности. Посему придется остаться с внешними синками.
Да и конкретный TFT на который ориентирован интерфейс не поддерживает format YCrCb да и вообще BT656ץ

Так я Вам и не предлагаю конвертировать RGB в YCrCb. Я предлагаю ограничить значения величин R,G,B диапазоном: 1-254. Тогда, так же как и в стандарте, Вы сможете передавать SAV, EAV в том же потоке, что и R,G,B. Ессно вместо Y,Cr,Cb в потоке будут передаваться R,G,B.
Ну это всё - просто идея, решать - Вам.

Сообщение отредактировал blackfin - Jun 25 2008, 12:44

[aaarrr]

Пардон, а можно ткнуть носом, где упоминается про LCD?

Про LCD погорячился, хотя он действительно присутствует
Впрочем, не все ли равно, кому эти данные предназначаются.

Возможно, но я пока, пока этого не прочувствовал..Возможно, что-то упустил..

Это я о физическом уровне. По логике все нормально, только несколько громоздко.

Оно-бы действительно съэкономило нам целый канал.

Если уж так хочется сэкономить: почему бы не урезать цвет до 7-и (или даже 6-и) бит и использовать SERDES'ы с 10 бит на канал?

[blackfin]

Это я о физическом уровне. По логике все нормально, только несколько громоздко.

А.. Ну и ладно.. Просто мне показалось, что если в CPLD разбирают 16-битный цвет 5R-6G-5B, на 24-битный цвет 8R-8G-8B, то там же можно и добавить SAV и EAV. Благо, 6-битные цвета по любому влезут в диапазон 1-254.. Ну, а если нет, так и нет..

[Саша Z]

А.. Ну и ладно.. Просто мне показалось, что если в CPLD разбирают 16-битный цвет 5R-6G-5B, на 24-битный цвет 8R-8G-8B, то там же можно и добавить SAV и EAV. Благо, 6-битные цвета по любому влезут в диапазон 1-254.. Ну, а если нет, так и нет..

Да, в CPLD сидит маленькая state machine которая разбивает 16 битную дату на 8-битный поток, но максимальная эффективная глубина данных остается 6 бит (на зеленом). Т.е. в принципе, как и было предложено, можно брать эти 6 бит, на них садить данные (добавляем по нулю в LSB красного и синего), остальные 3 бита добавляются к 6и и тогда все втискивается в один 10-битный канал + второй канал для клока и того 4 линии (не считая земель).
Проблема в том что не вывести из CPLD доп. потока, нужно все сажать на то что идет на внутренний дисплей.

[aaarrr]

Проблема в том что не вывести из CPLD доп. потока, нужно все сажать на то что идет на внутренний дисплей.

Так речь идет не о выводе дополнительного, а о выбрасывании лишнего! Какие тут трудности?

[Саша Z]

Так речь идет не о выводе дополнительного, а о выбрасывании лишнего! Какие тут трудности?

Хмм, да, действительно...чей-то я затормозил... Тогда такое решение возможно будет реалистично...(хотя и придется "штопать" serializer на борд...)
А как они по питанию (serializer) ? Жрут много ?
Какие стандартные кабели для LVDS ?
Есть ли конкретные рекомендации подводки линий канала внутри системы (от борта до коннектора, примерно 15-20 см) ?
Я так понимаю data rate канала при 6 битах данных + 3 синка и 27 MHz клока будет 27 * 9 = 243 Mbps, я ошибаюсь ?

[aaarrr]

А как они по питанию (serializer) ? Жрут много ?

В районе 100мА. Нужно смотреть DS на конкретный кристалл.

Какие стандартные кабели для LVDS ?
Есть ли конкретные рекомендации подводки линий канала внутри системы (от борта до коннектора, примерно 15-20 см) ?

В LVDS Owner's Manual описаны.

Я так понимаю data rate канала при 6 битах данных + 3 синка и 27 MHz клока будет 27 * 9 = 243 Mbps, я ошибаюсь ?

Нет, множитель будет зависить от SERDES'а.

У National есть и такая красота. Embedded clock, одна пара на все.

[Саша Z]

В районе 100мА. Нужно смотреть DS на конкретный кристалл.
В LVDS Owner's Manual описаны.
Нет, множитель будет зависить от SERDES'а.

У National есть и такая красота. Embedded clock, одна пара на все.

Спасибо, сейчас смотрю их datasheets.
Насколько я понял, кaждому serializer chip нужен свой deserializer ? T.e., вне связи с данным чипом, означает ли это что делая делая serializer на конкретном чипе нельзя его принять встроенным FPGA SERDESом на другой стороне ?

Насчет конкретного чипа, его compression rate = 24 + 4 доп. служебных бита на каждый входной клокт.е. имея клок 27 MHz, т.е. LVDS rate = 27*28 = 756 Mbps ? Огого....надеюсь на 2 метра потянет без спец. ухищрений...

Интересно нет ли подобных чипов с embedded clock на меньшее кол-во входов (меншьее compression) ?

[aaarrr]

T.e., вне связи с данным чипом, означает ли это что делая делая serializer на конкретном чипе нельзя его принять встроенным FPGA SERDESом на другой стороне ?

Почему нельзя? Можно.

Интересно нет ли подобных чипов с embedded clock на меньшее кол-во входов (меншьее compression) ?

Возможно есть. Гугл в помощь.

[Саша Z]

Почему нельзя? Можно.
Возможно есть. Гугл в помощь.

Да, проверяю. National вроде предлагает 10-входовые (compression 10:1) с embedded clock...