ddr2 + ис на 0.18 мкм техпроцессе, это возможно? Опции

[AlexY]

Всем добрый день!

Планируется сделать м/с с ddr2 контроллером на 0.18 мкм техпроцессе.
И возникают сомнения - удастся ли вывести наружу на ddr2 clk и data.
Предполагаемая частота 266 МГц (ddr2-533).
Какие будут мнения?

А пока пойду pad моделировать - посмотрим что получится...

Заранее спасибо.

[ssVss-work]

Всем добрый день!

Планируется сделать м/с с ddr2 контроллером на 0.18 мкм техпроцессе.
И возникают сомнения - удастся ли вывести наружу на ddr2 clk и data.
Предполагаемая частота 266 МГц (ddr2-533).
Какие будут мнения?

А пока пойду pad моделировать - посмотрим что получится...

Заранее спасибо.

добрый день!

я не знаком со спецификацией на DDR2 (как и на DDR) - там в каких уровнях передача идет? если стандартные 0В - 3.3В, то стандартная библиотека тянет до 100-150МГц, если свою делать, то можно еще поднять частоту передачи. но так не стоит передавать сигналы по плате - куча энергии уйдет в излучение. если низкоуровневая дифференциальная передача сигналов, то можно и на 1.5ГГц передавать.

могу еще предположить что передача идет по переднему и заднему фронту, тогда частота передачи 266МГц (частота переключений 133МГц) вполне возможна.

[AlexY]

добрый день!

я не знаком со спецификацией на DDR2 (как и на DDR) - там в каких уровнях передача идет? если стандартные 0В - 3.3В, то стандартная библиотека тянет до 100-150МГц, если свою делать, то можно еще поднять частоту передачи. но так не стоит передавать сигналы по плате - куча энергии уйдет в излучение. если низкоуровневая дифференциальная передача сигналов, то можно и на 1.5ГГц передавать.

могу еще предположить что передача идет по переднему и заднему фронту, тогда частота передачи 266МГц (частота переключений 133МГц) вполне возможна.

Уровни там 1.8V. 266МГц - это уже частота CLK на память. Сигналы данных и CLK - дифференциальные.

[chairman]

Уровни там 1.8V. 266МГц - это уже частота CLK на память. Сигналы данных и CLK - дифференциальные.

Какие токи насыщения на микрометр? Какая нагрузка на выходах? Како
В случае процесса для быстрой логики можно.
Если нет, и если полный размах, то сложно. Пожалуй даже не во всех углах.
В любом случае потребуется фуллкастом дизайн для всей цепочки на DQ и на DQS и абсолютная симметрия на всем пути следования сигнала, включая интеграцию "copy path" структур.