ddr2 + ис на 0.18 мкм техпроцессе, это возможно? Опции

[AlexY]

Всем добрый день!

Планируется сделать м/с с ddr2 контроллером на 0.18 мкм техпроцессе.
И возникают сомнения - удастся ли вывести наружу на ddr2 clk и data.
Предполагаемая частота 266 МГц (ddr2-533).
Какие будут мнения?

А пока пойду pad моделировать - посмотрим что получится...

Заранее спасибо.

[ssVss-work]

Всем добрый день!

Планируется сделать м/с с ddr2 контроллером на 0.18 мкм техпроцессе.
И возникают сомнения - удастся ли вывести наружу на ddr2 clk и data.
Предполагаемая частота 266 МГц (ddr2-533).
Какие будут мнения?

А пока пойду pad моделировать - посмотрим что получится...

Заранее спасибо.

добрый день!

я не знаком со спецификацией на DDR2 (как и на DDR) - там в каких уровнях передача идет? если стандартные 0В - 3.3В, то стандартная библиотека тянет до 100-150МГц, если свою делать, то можно еще поднять частоту передачи. но так не стоит передавать сигналы по плате - куча энергии уйдет в излучение. если низкоуровневая дифференциальная передача сигналов, то можно и на 1.5ГГц передавать.

могу еще предположить что передача идет по переднему и заднему фронту, тогда частота передачи 266МГц (частота переключений 133МГц) вполне возможна.

[AlexY]

добрый день!

я не знаком со спецификацией на DDR2 (как и на DDR) - там в каких уровнях передача идет? если стандартные 0В - 3.3В, то стандартная библиотека тянет до 100-150МГц, если свою делать, то можно еще поднять частоту передачи. но так не стоит передавать сигналы по плате - куча энергии уйдет в излучение. если низкоуровневая дифференциальная передача сигналов, то можно и на 1.5ГГц передавать.

могу еще предположить что передача идет по переднему и заднему фронту, тогда частота передачи 266МГц (частота переключений 133МГц) вполне возможна.

Уровни там 1.8V. 266МГц - это уже частота CLK на память. Сигналы данных и CLK - дифференциальные.

[chairman]

Уровни там 1.8V. 266МГц - это уже частота CLK на память. Сигналы данных и CLK - дифференциальные.

Какие токи насыщения на микрометр? Какая нагрузка на выходах? Како
В случае процесса для быстрой логики можно.
Если нет, и если полный размах, то сложно. Пожалуй даже не во всех углах.
В любом случае потребуется фуллкастом дизайн для всей цепочки на DQ и на DQS и абсолютная симметрия на всем пути следования сигнала, включая интеграцию "copy path" структур.

[AlexY]

Какие токи насыщения на микрометр? Какая нагрузка на выходах? Како
В случае процесса для быстрой логики можно.
Если нет, и если полный размах, то сложно. Пожалуй даже не во всех углах.
В любом случае потребуется фуллкастом дизайн для всей цепочки на DQ и на DQS и абсолютная симметрия на всем пути следования сигнала, включая интеграцию "copy path" структур.

В стандартной библиотеке для IO падов напр питания 3.3V, core - 1.8V.
Пробовал моделировать пад - 266 МГц на 3.3V не раскачивается...

Вот и возник вопрос. Получается использовать стандартные пады не получается...
Делать свои пады? Или народ как-то выкручивается?...
Ведь хочется сделать свой чип используя не самую последнюю технологию, если ее хватает.
Но иметь возможность с наружи работать с боллее современными м/с, DDR2 и т.п
DDR - 2.5V, DDR2 - 1.8V

[ssVss-work]

В стандартной библиотеке для IO падов напр питания 3.3V, core - 1.8V.
Пробовал моделировать пад - 266 МГц на 3.3V не раскачивается...

Вот и возник вопрос. Получается использовать стандартные пады не получается...
Делать свои пады? Или народ как-то выкручивается?...
Ведь хочется сделать свой чип используя не самую последнюю технологию, если ее хватает.
Но иметь возможность с наружи работать с боллее современными м/с, DDR2 и т.п
DDR - 2.5V, DDR2 - 1.8V

можете в принципе сделать отдельно схему на питание 1,8В и подключить ее через аналоговый пад, но так конечно же будет кривее, чем если бы был готовый пад.

скорее всего у фабрики уже есть готовые библиотеки спец падов для DDR, но за доп плату. так что как всегда - либо делать самим, либо платить

[vechnost]

Bez problem mozhno sdelat DDR2 IO na 0.18 processe. Daze v novih processah (<90nm) DDR2 IO obychno delayut iz 0.18 transistorov (vtoroy okdsid, ili second/thick gate oxide). Izvinite yesli ya ploho po Russki.

DDR2 rabotaet na 1.8V, sto kak raz podhodit 0.18 transistoram. Nada budet sdelat:

1. Single ended address, command pady na 266MHz operaciu
2. Single ended data padi, na 533MHz operaciu (izza DDR rezhima)
3. Differential DQS (strobe) i clock pady
4. DLL (delay locked loop) shtobi sdvigat vhodyashie stoby (DQS linii na 1/4 clock cycle-a)

V obshem, ochen mnogo raboti. V TSMC uze yest takie pady, kak i u mnogih drugih IP kompaniy.

K tomu ze, trudno testirovat/otlazhivat DDR2 interface. Yesli yest denygi, pokupay gotoviy.

можете в принципе сделать отдельно схему на питание 1,8В и подключить ее через аналоговый пад, но так конечно же будет кривее, чем если бы был готовый пад.

скорее всего у фабрики уже есть готовые библиотеки спец падов для DDR, но за доп плату. так что как всегда - либо делать самим, либо платить