Проэкт не работает в чипе..., В симуляции все ОК, в чипе не работает, может проблема с заданием ног Опции

[Саша Z]

Странная проблема возникла:
есть довольно простенький проэкт под Xilinx XCR3064CS48 CPLD. Проэкт драйвит некоторый електромагнит в системе.
Код на VHLD. Я вообще сижу на Латтисе, на данный момент временно требуется данный Xilinx (в дальнейшем он заменится на соотв. Латтисе, но пока это то что есть), посему дизайн симулирован в среде Lattice (Модельсимом для Латтиса), затем когда симуляция ОК - открываю ISE, синтезирую под XCR3064CS48 и т.д.
Есть UCF файл в проэкте в ISE где определил ноги чипа под сигналы.
Проблема в том что после прожига не работает в чипе. Прежняя версия того-же дизайна работала ОК, сейчас внес изменения в код (UCF не трогал) - на выходах ничего нет. Прожигаю старую версию - чип работает ОК (согласно старой версии ессно).

Проверяю в ISE насчет констрейнов ног: содержимое UCF имеет описание всех ног, тогда как в окне где UCF разбивается на части (Timing COntraints таб) - два выхода из четырех вроде как не определены в плане ног.

Присоединены screenshots того о чем говорю. Также присоединен source VHDL как reference - хотя симуляция показывает что код вроде работает ОК.

Со средой ISE знаком плохо, да и нет намерения углубленно изучать ее ибо Латтисе удовлетворяте потребости, может что-то не определено для проэкта в ISE и посему не работает в чипе ?

Заранее благодарен за помощь.

Эскизы прикрепленных изображений

 

Прикрепленные файлы

 Driver.vhd ( 4.51 килобайт ) Кол-во скачиваний: 138

 

[sazh]

Со средой ISE знаком плохо, да и нет намерения углубленно изучать ее ибо Латтисе удовлетворяте потребости, может что-то не определено для проэкта в ISE и посему не работает в чипе ?

Ради интереса в квартусе прогнал. Куча предупреждений, на неполный список чувствительности процесса. Что интересно, реализвция зависит от типа кристалла (CPLD, FPGA)
лачи в RTL какие то бессмысленные.

[Саша Z]

Ради интереса в квартусе прогнал. Куча предупреждений, на неполный список чувствительности процесса. Что интересно, реализвция зависит от типа кристалла (CPLD, FPGA)
лачи в RTL какие то бессмысленные.

Да, дополнил списки чуствительности в процессы. Прогнал опять, не помогло...
Вариант без счетчиков - работает в чипе ОК. Код варианта без счетчиков присоединен...

Прикрепленные файлы

 Driver_original.vhd ( 3.63 килобайт ) Кол-во скачиваний: 52

 

[sazh]

Да, дополнил списки чуствительности в процессы. Прогнал опять, не помогло...
Вариант без счетчиков - работает в чипе ОК. Код варианта без счетчиков присоединен...

Почему не работает Ваш - не знаю. Вряд ли от ного зависит. Но и работающий никуда не годится.
Нет там during system power-up. Закладка на синтезатор и тип семейства. (Скорее всего этот коре ду все же fpga по сути).
Скачайте xst.pdf и реализуйте в стиле декодера. У Вас же всего 8 входных состояний (MOTIN0 не используется), простробированных триггерами.
По идее каждый входной сигнал принять на 2 триггера по клоку. Реализовать case на 8 состояний для каждого из 4 выходов и простробировать выходными триггерами. Чего проще.
А power - up по нулям, так это от структуры кристалла зависит. Если это флеш, то номер наверно не пройдет.

[Саша Z]

Почему не работает Ваш - не знаю. Вряд ли от ного зависит. Но и работающий никуда не годится.
Нет там during system power-up. Закладка на синтезатор и тип семейства. (Скорее всего этот коре ду все же fpga по сути).
Скачайте xst.pdf и реализуйте в стиле декодера. У Вас же всего 8 входных состояний (MOTIN0 не используется), простробированных триггерами.
По идее каждый входной сигнал принять на 2 триггера по клоку. Реализовать case на 8 состояний для каждого из 4 выходов и простробировать выходными триггерами. Чего проще.
А power - up по нулям, так это от структуры кристалла зависит. Если это флеш, то номер наверно не пройдет.

Да, отсутствие power-up reset это мне известно. Увы, борд был спроэктирован подрядчиком, я унаследовал то что получилось, оживлял/изправлял его. На борту есть данный CPLD, их конкретный дизайн - полностью асинхронный, безо-всякого power-up reset. Спасибо им за то что хотя-бы удосужились вставить clk (которым они не пользовались в дизайне). Входа reset нет физически. Посему и извращался пытаясь каким-то образом задать обнулевку счетчика по началу работы...

Возможно не будет выхода и придется прособачить внешний RC от power на какию-нит торчащую свободную ногу чипа в качестве power-up reset системы...

[sazh]

На борту есть данный CPLD, их конкретный дизайн
Возможно не будет выхода и придется прособачить внешний RC от power на какию-нит торчащую свободную ногу чипа в качестве power-up reset системы...

Посмотрите на самом ли деле это структура CPLD. Сейчас модно структуру скрывать.
Да и у xilinx своя система установки начального состояния. Если регистры можно по включению питания в ноль установить, то и внутренний сигнал обнуления по клоку тоже можно сформировать.
Тогда и Ваша инициапизация в описании сигналов работать будет.
Надо только позаботиться, чтобы синтезатор не оптимизировал эту один раз срабатывающую структуру.


module power_up // Power-Up Don't Care - off
(
input clk,
output reg reset_power_up_n
);

reg [9:0] cnt_power_up;

always @(posedge clk)
begin
if (cnt_power_up == 10'd1023) reset_power_up_n <= 1'b1;
if (cnt_power_up != 10'd1023) cnt_power_up <= cnt_power_up + 1'b1;
end

endmodule

[Саша Z]

Посмотрите на самом ли деле это структура CPLD. Сейчас модно структуру скрывать.
Да и у xilinx своя система установки начального состояния. Если регистры можно по включению питания в ноль установить, то и внутренний сигнал обнуления по клоку тоже можно сформировать.
Тогда и Ваша инициапизация в описании сигналов работать будет.
Надо только позаботиться, чтобы синтезатор не оптимизировал эту один раз срабатывающую структуру.
module power_up // Power-Up Don't Care - off
(
input clk,
output reg reset_power_up_n
);

reg [9:0] cnt_power_up;

always @(posedge clk)
begin
if (cnt_power_up == 10'd1023) reset_power_up_n <= 1'b1;
if (cnt_power_up != 10'd1023) cnt_power_up <= cnt_power_up + 1'b1;
end

endmodule

Сейчас подумалось - возможно есть толика истины в вашем предположени зависимости power-up установки регистров от технологии...
Я ведь как и упоминал симулировал под CPLD Латтиса а затем пере-синтезировал под Xilinx и прожигал. Возможно структура Xilinxа отлихается от Lattice и в плане началчной установки регистро по power-up и тогда вполне естественно симуляция под Lattice не дааст уверенности в результате под другого производителя....
Кроме того, я не уверен покажет учитывает-ли симулятор power-up setup регистров конкретного семейства которое он симулирует...при отсутствии implied/forced внешнего reset ??

А, стоп, мало того - я-то симулировал только functional, забыл про post-route....