реклама на сайте
подробности

 
 
> плата с Virtex5 - сколько времени делать хоть примерно?
jojo
сообщение Oct 4 2008, 19:24
Сообщение #1


Знающий
****

Группа: Свой
Сообщений: 574
Регистрация: 9-10-04
Из: FPGA-city
Пользователь №: 827



http://www.dinigroup.com/DN9000k10PCIe8T.php

Сколько примерно делать аналог такой платы и какими силами? Делать без истории разработок с Xilinx в команде..
"Среднепотолочная" оценка подошла бы.

Года-то хватит хоть на саму плату и "простейшее" ПО к ней?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
jojo
сообщение Oct 9 2008, 07:57
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 574
Регистрация: 9-10-04
Из: FPGA-city
Пользователь №: 827



Мне не нравятся большие ПЛИС из-за высокой цены итерации разработки.
Паять делать итерации с ПЛИС за 1000 долларов гораздо спокойнее, чем за 9000.
Можно выпускать платы в разной комплектации, с 1-N ПЛИС.

Трассировщики по здешнему опыту при большем размере корпуса увеличивают число слоев в плате. Если задать им корпус в 1000-1200 выводов, они сделают 14 слоев или даже более. Хотя можно разводить не все выводы.

Предполагаемых видов ошибок вижу несколько:

-ошибки в схеме конфигурации,
-ошибки в схеме питания,
-плохое качество питания,
-плохая целостность сигналов,
-ошибки в схемах интерфейсов.

Вроде бы против большинства из них меры принимаются на уровне проверки схемы и моделирования платы, еще до изготовления.

Что много микросхем не совсем хорошо, я это учту в разговоре с коллегами. В конце концов, это им моделировать и трассировать.
Но у коммерческого отдела есть свое мнение.

По поводу архитектуры - скачал две забавных бумаги у Xilinx и Altera. Их выдающиеся архитектуры SLICE и ALM выигрывают друг у друга в 50% проектов. Осталось узнать, в какой половине мы.

И сидит еще у меня мысль, как будет вести себя трассировщик в ISE на больших проектах с 90-99% заполнением микросхемы. Например, в Lattice падает частота в в 1.5 - 2 раза, а время сборки - целый день.

В нашей тематике hard IP не требуется. Вообще, я надеюсь, что выйдет 4-й стратикс и все решится само собой.
Go to the top of the page
 
+Quote Post
DmitryR
сообщение Oct 9 2008, 10:40
Сообщение #3


Профессионал
*****

Группа: Свой
Сообщений: 1 535
Регистрация: 20-02-05
Из: Siegen
Пользователь №: 2 770



Цитата(jojo @ Oct 9 2008, 11:57) *
И сидит еще у меня мысль, как будет вести себя трассировщик в ISE на больших проектах с 90-99% заполнением микросхемы. Например, в Lattice падает частота в в 1.5 - 2 раза, а время сборки - целый день.
Так и будет, никакого волшебства. Надо как минимум делать модульный проект, чтобы переразводились на каждой итерации только те блоки, которые менялись с момента предыдущей итерации. А лучше каждый крупный блок отдать отдельному инженеру, чтобы он все сделал включая разводку, а менеджер проекта только интегрировал потом все.
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- jojo   плата с Virtex5 - сколько времени делать хоть примерно?   Oct 4 2008, 19:24
- - avesat   Все зависит от команды. - Если делали подобные ...   Oct 4 2008, 20:31
- - AJIEKCEu   Мне тоже кажется, что все зависит от команды. Толь...   Oct 5 2008, 07:41
- - SFx   Я видел платы, с 900 ноговыми плисами. На них 22 с...   Oct 5 2008, 08:49
|- - vik0   Цитата(SFx @ Oct 5 2008, 11:49) Для 1760-...   Oct 6 2008, 07:31
|- - gluckmaker   Цитата(vik0 @ Oct 6 2008, 11:31) Отнюдь. ...   Oct 6 2008, 10:13
|- - DmitryR   А скажите пожалуйста, чего ради делать аналог тако...   Oct 6 2008, 10:32
- - jojo   >Мне тоже кажется, что все зависит от команды. ...   Oct 5 2008, 11:27
- - LeonY   Нда - плата "круче тучи". Разрабатывать ...   Oct 6 2008, 12:02
|- - gluckmaker   Цитата(LeonY @ Oct 6 2008, 16:02) По-моем...   Oct 6 2008, 13:03
- - jojo   Клиент прознал про Xilinx V5 и другого не желает. ...   Oct 6 2008, 19:19
|- - DmitryR   Цитата(jojo @ Oct 6 2008, 23:19) Клиент п...   Oct 7 2008, 06:10
- - jojo   Купить всегда проще. Но при большом тираже покупат...   Oct 7 2008, 09:22
|- - DmitryR   Цитата(jojo @ Oct 7 2008, 13:22) Купить в...   Oct 7 2008, 10:29
- - avesat   Основной фактор риска это накосячить в схемотехник...   Oct 7 2008, 10:27
- - jojo   Увы, тираж будет. В системе оптимизируется отноше...   Oct 7 2008, 19:34
|- - DmitryR   Цитата(jojo @ Oct 7 2008, 23:34) В систем...   Oct 9 2008, 05:41
- - jojo   А странно получается. Virtex 5 еще и дороже, чем S...   Oct 8 2008, 11:03
- - avesat   Цитата(DmitryR @ Oct 9 2008, 08:41) Вы оп...   Oct 9 2008, 07:21
- - jojo   >По поводу архитектуры - скачал две забавных бу...   Oct 9 2008, 12:39
|- - DmitryR   Цитата(jojo @ Oct 9 2008, 16:39) Понимаю,...   Oct 9 2008, 13:34
- - jojo   >Тому может быть масса причин: слишком плотное ...   Oct 9 2008, 18:50
|- - DmitryR   Цитата(jojo @ Oct 9 2008, 22:50) "X...   Oct 10 2008, 06:20
- - jojo   По поводу забивания Virtex на 90-100% на максималь...   Jan 24 2009, 18:59
|- - DmitryR   Цитата(jojo @ Jan 24 2009, 21:59) Поэтому...   Jan 26 2009, 07:27
- - snayperAlfa   Скажите мне пожалуйста как человеу, который ели-ел...   Jan 24 2009, 20:11
- - jojo   Это обычная отладочная плата, только с обилием лог...   Jan 25 2009, 07:19
- - jojo   Получается, что максимальная частота переключения ...   Jan 26 2009, 09:50
|- - DmitryR   Цитата(jojo @ Jan 26 2009, 12:50) Слоев в...   Jan 26 2009, 11:20
- - jojo   Hyperlinx может и без геометрии - можно задавать у...   Jan 26 2009, 11:52
- - DmitryR   Цитата(jojo @ Jan 26 2009, 14:52) Hyperli...   Jan 26 2009, 13:06


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th July 2025 - 11:18
Рейтинг@Mail.ru


Страница сгенерированна за 0.01421 секунд с 7
ELECTRONIX ©2004-2016