PLL в ACEX1K10 ? Опции

[SKov]

Имеется устройство на ACEX1K10 с внешним ТГ на 100МГц. На той же плате есть МК с генератором на 20МГц. Захотелось попробовать убрать ТГ, взять частоту от МК и умножить ее с помощью PLL плиски.
Написал тестовую программку на верилоге, запустил Квартус, подключил мегафунцию. Однако, оказалось, что умножить входную частоту можно только на 2 !!?? Это действительно так, или я что-то где-то недопонял?
З.Ы. Для проверки сделал в квартусе все то же самое для циклона - все работает и вейвы какие надо.
Так действительно в ACEXe такой убогий PLL ?

[Builder]

Однако, оказалось, что умножить входную частоту можно только на 2 !!?? Это действительно так, или я что-то где-то недопонял?
Так действительно в ACEXe такой убогий PLL ?

Странный вопрос, Вы документацию на PLL ACEX-а хоть смотрели?
Думаю нет, иначе не спрашивали-бы.

[SKov]

Странный вопрос, Вы документацию на PLL ACEX-а хоть смотрели?
Думаю нет, иначе не спрашивали-бы.

Спасибо за ответ, хоть и бесполезный.
Документациию читал, но не заучивал наизусть. Поэтому вполне мог что-то непонять или пропустить.
Для этого и существует конференция, чтобы можно было что-то уточнить у более опытных товарищей.
И не стоило тратить впустую столько букв. Ответ : "Да, он такой", или "Нет, вы ошиблись, посмотрите внимательней такой-то документ" содержал бы требуемую информацию при минимуме печатных знаков.
Но все равно спасибо.

[des00]

Спасибо за ответ, хоть и бесполезный.
Документациию читал, но не заучивал наизусть.

присоединяюсь к уважаемому Builder, ИМХО это наглость спрашивать вопрос, ответ на который ищется в документации за 5-10 минут. Не верю что у вас под рукой нет даташита на это семейство фпга.

Если же вы читали документацию и не поняли ее, тогда научитесь задавать вопрос. Там был,это читал, вот это не понял, прошу помощи.

Удачи!!!

[SKov]

Спасибо за еще один бесполезный ответ.
Хоть и непонятно зачем, но все-таки отвечу, т.к. некоторые позитивные нотки вашего послания внушают мне надежду, что я могу быть вами правильно понят.

присоединяюсь к уважаемому Builder, ИМХО это наглость спрашивать вопрос, ответ на который ищется в документации за 5-10 минут.

На 90% вопросов на этом сайте ответ ищется в документации за 10 минут, если знать где искать. Думаю, вы не будете с этим спорить. Задавая вопрос , люди надеются сэкономить время, т.к. невозможно заранее предсказать, сколько займет поиск ответа - 10 минут или час. Спрашивающий надеется, что кто-то уже искал ответ на этот вопрос и сможет поделиться ответом. И сэкономит время. Думаю, вы и сами понимаете этот простой механизм возникновения вопросов. Поэтому ваше замечание о "наглости" вопрошающего я оставлю без комментариев, как очевидно неуместное. В конце концов, если участник ведет себя нагло - его поправит модератор. Если вопрос вам показался глупым - никто вас не заставляет на него отвечать. А учить правилам хорошего поведения лучше своих близких родственников.

Не верю что у вас под рукой нет даташита на это семейство фпга.

Конечно есть. И конечно я прочитал кусочек, посвященный PLL (ClockLock & ClockBoost Timing Parameters). Однако, до этого я долго читал многостраничое описание PLL в циклоне. Описание PLL в ACEXe разительно отличалось и по объему и по содержанию. Первоя моя реакция была - удивление. Не может быть, чтобы все было так убого. Наверное, я не там читаю. Или просто не понял прочитанного.
Дай-ка я уточню этот вопрос у опытных и очень доброжелательных людей здесь на форуме - подумал я.

Если же вы читали документацию и не поняли ее, тогда научитесь задавать вопрос. Там был,это читал, вот это не понял, прошу помощи.

Да бросьте. Нормально был задан вопрос. Просто для специалистов он, видимо, показался слишком простым и очевидным. Вот и пошли ответы ни о чем.

Удачи!!!

И вам того же!

Нет в этой ИС PLL.

Спасибо, очень хороший ответ!
Потому что короткий и по делу
Однако, он противоречит даташиту:
"ClockLockTM and ClockBoostTM options for reduced clock delay,
clock skew, and clock multiplication"
Или я неправильно понимаю слова "clock multiplication" ?
Тогда поясните, пожалуйста, чуть подробнее.

[sazh]

ClockLockTM and ClockBoostTM options for reduced clock delay,
clock skew, and clock multiplication"

У acex есть pll но только на градациях скорости 1 и 2. И только на два.
Поэтому вряд ли кто это использовал, учитивыя не высокую системную частоту, которой
можно добиться на этом кристалле. Что касается ИМХО, так ведь это только ИМХО.
И ответ Вам был хоть и не точен, но в Вашу поддержку.

[SKov]

У acex есть pll но только на градациях скорости 1 и 2. И только на два.
Поэтому вряд ли кто это использовал, учитивыя не высокую системную частоту, которой
можно добиться на этом кристалле. Что касается ИМХО, так ведь это только ИМХО.
И ответ Вам был хоть и не точен, но в Вашу поддержку.

Большое спасибо, уважаемый sazh !
Это ровно тот ответ, который мне был нужен.
Если можно, еще один вопрос по теме PLL.
Надо сделать распределитель импульсов на 4 выхода. Импульсы будут поочереди запускать АЦП (4 штуки), распараллеленные для увеличения частоты семплирования. Так вот, можно пойти по прямому пути - регистр сдвига с тактированием от высокой частоты с выхода PLL. Сложность в том, что частота сдвига д.б. 800МГц, т.е. каждый АЦП работает на частоте 200мгц. Потянет ли циклон? А вторая (смутная) мысль: нельзя ли использовать 4 PLL, которые есть в старших циклонах, с некоторым сдвигом фаз относительно друг друга? Я еще не очень хорошо понимаю, как там все устроено, но хотелось бы узнать ваше мнения, стоит ли думать в этом направлении?

Сообщение отредактировал SKov - Oct 19 2008, 10:20

[sazh]

Надо сделать распределитель импульсов на 4 выхода. Импульсы будут поочереди запускать АЦП (4 штуки), распараллеленные для увеличения частоты семплирования. Так вот, можно пойти по прямому пути - регистр сдвига с тактированием от высокой частоты с выхода PLL. Сложность в том, что частота сдвига д.б. 800МГц, т.е. каждый АЦП работает на частоте 200мгц. Потянет ли циклон? А вторая (смутная) мысль: нельзя ли использовать 4 PLL, которые есть в старших циклонах, с некоторым сдвигом фаз относительно друг друга? Я еще не очень хорошо понимаю, как там все устроено, но хотелось бы узнать ваше мнения, стоит ли думать в этом направлении?

pll Для тактирования ацп противопоказаны. И задержка на FPGA на таких частотах - наверно тоже.
Да и порт клока АЦП наверно пекловский.
Генратор( пекловский) - буфер пекловский с задержками на 4 ацп и пекловский вход клока FPGA
(подстройка приема данных внутри на pll для 4 ацп стратих) Наверно так.
Когда задачу свою реализуете, обязательно поделитесь. Интересно.

[SKov]

pll Для тактирования ацп противопоказаны. И задержка на FPGA на таких частотах - наверно тоже.
Да и порт клока АЦП наверно пекловский.
Генратор( пекловский) - буфер пекловский с задержками на 4 ацп и пекловский вход клока FPGA
(подстройка приема данных внутри на pll для 4 ацп стратих) Наверно так.
Когда задачу свою реализуете, обязательно поделитесь. Интересно.

Как выяснилось при внимательном изучении PLL циклона(3), там каждый pll имеет возможность формировать до 5 клоков со сдвинутыми фазами. Причем шаг сдвига может быть достаточно мелкий.
В квартусе получаются картинки похожие на желаемые, но не такие ровные и симметричные, как хотелось бы. Буду разбираться дальше.
А почему вам не нравится pll для тактирования АЦП? Джиттер?

Сообщение отредактировал SKov - Oct 19 2008, 20:47