Совместимость SDRAM и SRAM, Можно ли устанавливать их на общую шину адреса и даных Опции

[vm1]

Можно ли устанавливать их на общую шину адреса и данных?

шина ARM9 работает в сетке 80мгц при обращении к SDRAM
допустимо ли такая "подвижность" шины для для более медленной SRAM,
(естественно SRAM в это время не выбрана.

К сожалению этот вопрос никак не отражен в даташитах SRAM.

[uriy]

А зачем вообще SRAM и SDRAM одновременно использовать. Чем не устраивает только SDRAM?

[AlexandrY]

Поживете узнаете

SRAM может быть в каком-нить комби дивайсе.
SRAM дает детерменированное время отклика при обращениии к любой ячейке в области адресации.
Это еще не говоря о более тонких проблемах связанных с выравниваниями и проч. в контроллерах SDRAM в некотрых ARM-ах

А зачем вообще SRAM и SDRAM одновременно использовать. Чем не устраивает только SDRAM?

[vm1]

Да, действительно, SRAM запитана от батарейки, и используеться для сохранения при аварийных отключениях.

Попробую уточнить ситуацию:
На шине адреса и данных(32) AT91RM9200 с клоком шины 80мГц
находятся два SDRAM типа:

HY57V561620FTP-HI-C 256М (4Вх4мх16) (K4S561632H(E)-UI(TI)75 Samsung )(MT48LC16M16A2P-75 IT Micron)

и SRAM типа
CY62157EV30LL-45ZSXI (BS616LV8017EIP55) (K6X8016T3B -UF55 ) (K6F8016U3A-TF55)

в младшем байте еще есть NAND, но он заглушен по чип селлекту.
Ловимые ошибки не коррелируют с младшим байтом.
т.е. в каждом проводе шины не более 2-3 ног, подключенных к ARM.

Процессор честно выдерживает тайминг согласно ТО для каждой микросхемы
и разделяет обращения к ним с помощью чипселлектов.

Вопрос следующий:
допустимо ли присутствие на входах SRAM сигналов (ADn,DBn) изменяющих
свое состояние каждые 12.5нс в то время когда она не выбрана?
Может ли это привести к неправильной работе SRAM.
Есть подозрение, что должен существовать определенный предел частот
сигналов на шине даже для невыбранной SRAM.
В SRAM, как минимум, работают входные буфера, а они имеют ограниченное быстродействие.
Как известно, потребление КАМОП зависит от частоты и т.д.
Ктонибудь сталкивался с такой проблемой?

Я имею эффект чуствительности SRAM на на чипах одного производителя к предистории на шине.
Если перед обращением к SRAM на шине проходит бурстовый обмен с SDRAM
происходят ошибочные, чтения из SRAM, именно чтения, содержимое ячеек не изменяется.
На чипах другого производителя этого нет.
Существует также некоторая зависимость от партии чипов.
Вся картина хорошо наблюдаема на осциллографе.
Используемый тест очень прост, состоит из нескольких команд.
Емкость входа SRAM 10pF макс.
Явлений типа затянутости фронтов на шине не наблюдается.
Питание стоит жестко.