Разводка клоковых ног FPGA для PLLей Опции

[Саша Z]

Буду благодарен за помощь в пояснении ситуации ибо для меня это ново.

У меня есть проэкт где наряду с написанными блоками (иерархия) есть генерированные блоки 2х PLLей и памяти.
Сейчас распределяю ноги чипа и появился вопрос/неясность:
есть один входной клок (13 MHz). Он внутри идет на два PLLя, каждый из которых производит более низкие частоты нужные для проэкта.
У чипа ессно есть dedicated клоковые входа по разным банкам. Вопрос - как правильно распределять входа/выходы клоков ? Справедливо ли считать что если входной физический клок подается на внутренние PLLи то его нужно подавать не на dedicated клоковые входа а на определенные IO ?

Насчет выходов PLLя - если выход идет наружу (как клок внешней системе), нужно ли обычно в FPGAях подавать его на определенные/специальные пины или можно распределять на обычные логические IO ?

В целом вопросы относятся к обще-FPGAйной тематике, но для конкретности - для меня актуален Латис ECM2 (50E).

Спасибо.

[dvladim]

Справедливо ли считать что если входной физический клок подается на внутренние PLLи то его нужно подавать не на dedicated клоковые входа а на определенные IO ?

А что, есть еще и "внешние" PLLи? PLL-то все внутри. А разводку нужно смотреть по документации.
Не знаю как с вашими схемами, а у Альтер есть отдельная глава на клоковое дерево и PLL. Там очень подробно написано и разрисовано - что может являться входом для PLL, куда можно скомутировать выходы и т.д.

Насчет выходов PLLя - если выход идет наружу (как клок внешней системе), нужно ли обычно в FPGAях подавать его на определенные/специальные пины или можно распределять на обычные логические IO ?

Технически, наверное можно, но если выводить клок на пины для этого не предназначенные, то временные параметры не гарантируются. Т.е. джиттер будет "не айс", скважность может пострадать, фронты завалены ну и т.д.

[Саша Z]

А что, есть еще и "внешние" PLLи? PLL-то все внутри. А разводку нужно смотреть по документации.
Не знаю как с вашими схемами, а у Альтер есть отдельная глава на клоковое дерево и PLL. Там очень подробно написано и разрисовано - что может являться входом для PLL, куда можно скомутировать выходы и т.д.
Технически, наверное можно, но если выводить клок на пины для этого не предназначенные, то временные параметры не гарантируются. Т.е. джиттер будет "не айс", скважность может пострадать, фронты завалены ну и т.д.

Спасибо.
PLLe то вприципе и внешние есть, но не в этом суть, я конечно-же имею ввиду FPGAевские.
А что например у Альтер в этом плане ? (я с Альтеровкими FPGAями не знаком) Говорится ли там заводить клок не на обычный dedicated клоковый вход а на специальные которые предназначены как клоковые ехода PLLей ?
И указывается ли там что внешние выхода PLLей нужно выводить на спецаильные пины а не на общие I/O ?

[kost_]

А что например у Альтер в этом плане ? (я с Альтеровкими FPGAями не знаком) Говорится ли там заводить клок не на обычный dedicated клоковый вход а на специальные которые предназначены как клоковые ехода PLLей ?

У Альтеры источниками для PLL являются dedicated clock input. Причем определенные группы данных входов могут соединяться только с определенными PLL (с теми, что располагаются рядом, а не на противоположной стороне чипа)

И указывается ли там что внешние выхода PLLей нужно выводить на спецаильные пины а не на общие I/O ?

Альтера также рекомендует использовать dedicated PLLout, хотя можно вывести сигнал от PLL и на любой IO

И еще замечание: для Альтеры 13МГц в качестве источника для PLL - слишком низкая частота.

[vadimuzzz]

И еще замечание: для Альтеры 13МГц в качестве источника для PLL - слишком низкая частота.

не совсем так. у циклона2 - от 10 МГЦ, у циклона3 - от 5МГц.