Top-level FPGA, HDL vs графика Опции

[slog]

Кто как делает самый верхний уровень FPGA проекта? Тот, где все блоки соединяются в общую схему и подключаются к пинам FPGA. Если проект не маленький, додпустим несколько сот выводов у чипа и внутри разных блоков штук 20. Рисовать дольше, но зато нагляднее структура проекта. HDL проще писать, но в больших файлах "чёрт ногу сломит", и не сразу понятно что с чем и как соединяется. Вообщем кто что предпочитает и почему?

[aat_81]

Раньше использовал для верхноего уровня схемотехническое представление(ALDEC), потом проект с другим заказчиком и топ левел стал HDL, сейчас склоняюсь к графике в HDLdesigner. В общем кому что нравится тот то и использует, опять таки если нет каких либо оговорик от заказчика.