Top-level FPGA, HDL vs графика Опции

[slog]

Кто как делает самый верхний уровень FPGA проекта? Тот, где все блоки соединяются в общую схему и подключаются к пинам FPGA. Если проект не маленький, додпустим несколько сот выводов у чипа и внутри разных блоков штук 20. Рисовать дольше, но зато нагляднее структура проекта. HDL проще писать, но в больших файлах "чёрт ногу сломит", и не сразу понятно что с чем и как соединяется. Вообщем кто что предпочитает и почему?

[Саша Z]

Большим опытом в FPGA пока похвастаться не могу, но на данный момент делается иерархический проэкт где есть несколько своич модулей и несколько библиотечных вендора (PLLи, память).
С графикой не работал (кроме как лет 10 тому в MAX PLUS II), пока устраивает HDL. В VHDLе вполне устраивают instatiations, хороший текстовый редактор (для меня - Notepad ++) для кода очень помогает не путаться и легко "сводить концы к концами" в тексте даже в относительно больших иерархиях.