реклама на сайте
подробности

 
 
> Разветвление сигналов, Разветвление сигналов с одного источника на несколько входов
Ethereal
сообщение Nov 13 2008, 11:34
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354



Добрый день.

Вопрос такой.
Допустим есть синхронный триггер, защелкивающий данные по тактовому сигналу T1. Сигнал с выхода T1 через различную комбинационную логику идет на входы данных других синхронных триггеров. Допустим этих триггеров десять штук (T2-T11).
Какова наилучшая схема соединения инстов, чтобы прошивка работала на максимально возможной тактовой частоте?
То есть, можно ли просто соединить выход с входами?
Или надо разветвить сигнал через промежуточные триггеры?
Вопрос так же актуален для регистров.

И можете посоветовать какую-нибудь литературу по особенностям проектирования под ПЛИС (именно по особенностям структуры ПЛИС и максимизации эффективности прошивки, а не по языкам описания).

ЗЫ. В разработке под ПЛИС новичок.

Заранее спасибо.


--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Ethereal
сообщение Nov 17 2008, 15:48
Сообщение #2


Частый гость
**

Группа: Свой
Сообщений: 114
Регистрация: 7-05-08
Из: РФ, Москва
Пользователь №: 37 354



Всем спасибо за ответы.
Книгу поищу.

Цитата
des00 писал(а):
а смысл соревноваться в искусстве register duplication с синтезатором? вставить дополнительный триггер он не умеет(это надо ручками), а вот расщепить путь на 2 может. Все от тактовой и ваших ресурсов зависит.

С автоматическим синхронным разветвлением по идее должны расти синхронные задержки сигнала (в тактах). А я такого за проектом не замечал.
Вопрос появился в связи с попыткой впихнуть арктангенс CORDIC в EP2S60F1020C4 (Altera, Stratix II) на 200 МГц. Арктангенс сам по себе работает нормально.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.
Среда - Quartus 7.2
Все средства встроенные.


--------------------
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©
Go to the top of the page
 
+Quote Post
des00
сообщение Nov 18 2008, 06:31
Сообщение #3


Вечный ламер
******

Группа: Модераторы
Сообщений: 7 248
Регистрация: 18-03-05
Из: Томск
Пользователь №: 3 453



Цитата(Ethereal @ Nov 17 2008, 10:48) *
С автоматическим синхронным разветвлением по идее должны расти синхронные задержки сигнала (в тактах). А я такого за проектом не замечал.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.


Вы маню с дуней не путайте %) register insertion никакого отношения к register duplication не имеет.
Рекомендую почитать хендбук на квартус по этой теме.


--------------------
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th August 2025 - 05:07
Рейтинг@Mail.ru


Страница сгенерированна за 0.07241 секунд с 7
ELECTRONIX ©2004-2016