Всем спасибо за ответы.
Книгу поищу.
Цитата
des00 писал(а):
а смысл соревноваться в искусстве register duplication с синтезатором? вставить дополнительный триггер он не умеет(это надо ручками), а вот расщепить путь на 2 может. Все от тактовой и ваших ресурсов зависит.
С автоматическим синхронным разветвлением по идее должны расти синхронные задержки сигнала (в тактах). А я такого за проектом не замечал.
Вопрос появился в связи с попыткой впихнуть арктангенс CORDIC в EP2S60F1020C4 (Altera, Stratix II) на 200 МГц. Арктангенс сам по себе работает нормально.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.
Среда - Quartus 7.2
Все средства встроенные.
SystemVerilog - язык, заточенный Альтерой под свои кристаллы теми же приемами использования примитивов, что и AHDL. ©