Добрый день.
Вопрос такой.
Допустим есть синхронный триггер, защелкивающий данные по тактовому сигналу T1. Сигнал с выхода T1 через различную комбинационную логику идет на входы данных других синхронных триггеров. Допустим этих триггеров десять штук (T2-T11).
Какова наилучшая схема соединения инстов, чтобы прошивка работала на максимально возможной тактовой частоте?
То есть, можно ли просто соединить выход с входами?
Или надо разветвить сигнал через промежуточные триггеры?
Вопрос так же актуален для регистров.
И можете посоветовать какую-нибудь литературу по особенностям проектирования под ПЛИС (именно по особенностям структуры ПЛИС и максимизации эффективности прошивки, а не по языкам описания).
ЗЫ. В разработке под ПЛИС новичок.
Заранее спасибо.
Полная версия этой страницы: Разветвление сигналов
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Работаем с ПЛИС, области применения, выбор
Цитата(Ethereal @ Nov 13 2008, 06:34) 
То есть, можно ли просто соединить выход с входами?
Или надо разветвить сигнал через промежуточные триггеры?
Или надо разветвить сигнал через промежуточные триггеры?
а смысл соревноваться в искусстве register duplication с синтезатором? вставить дополнительный триггер он не умеет(это надо ручками), а вот расщепить путь на 2 может. Все от тактовой и ваших ресурсов зависит.
Цитата
И можете посоветовать какую-нибудь литературу по особенностям проектирования под ПЛИС (именно по особенностям структуры ПЛИС и максимизации эффективности прошивки, а не по языкам описания).
Ищите книгу Wiley.Advanced.FPGA.Design.Jun.2007
Цитата(des00 @ Nov 13 2008, 16:37)
...
Ищите книгу Wiley.Advanced.FPGA.Design.Jun.2007
Ищите книгу Wiley.Advanced.FPGA.Design.Jun.2007
Дополню.
Полное название книги-
Steve Kilts "Advanced FPGA Design Architecture, Implementation, and Optimization"
2007 by John Wiley & Sons, Inc.
Цитата(Victor® @ Nov 13 2008, 18:48)
Дополню.
Полное название книги-
Steve Kilts "Advanced FPGA Design Architecture, Implementation, and Optimization"
2007 by John Wiley & Sons, Inc.
Полное название книги-
Steve Kilts "Advanced FPGA Design Architecture, Implementation, and Optimization"
2007 by John Wiley & Sons, Inc.
А можно ли ее где-то скачать?
Всем спасибо за ответы.
Книгу поищу.
С автоматическим синхронным разветвлением по идее должны расти синхронные задержки сигнала (в тактах). А я такого за проектом не замечал.
Вопрос появился в связи с попыткой впихнуть арктангенс CORDIC в EP2S60F1020C4 (Altera, Stratix II) на 200 МГц. Арктангенс сам по себе работает нормально.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.
Среда - Quartus 7.2
Все средства встроенные.
Книгу поищу.
Цитата
des00 писал(а):
а смысл соревноваться в искусстве register duplication с синтезатором? вставить дополнительный триггер он не умеет(это надо ручками), а вот расщепить путь на 2 может. Все от тактовой и ваших ресурсов зависит.
а смысл соревноваться в искусстве register duplication с синтезатором? вставить дополнительный триггер он не умеет(это надо ручками), а вот расщепить путь на 2 может. Все от тактовой и ваших ресурсов зависит.
С автоматическим синхронным разветвлением по идее должны расти синхронные задержки сигнала (в тактах). А я такого за проектом не замечал.
Вопрос появился в связи с попыткой впихнуть арктангенс CORDIC в EP2S60F1020C4 (Altera, Stratix II) на 200 МГц. Арктангенс сам по себе работает нормально.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.
Среда - Quartus 7.2
Все средства встроенные.
Цитата(Ethereal @ Nov 17 2008, 10:48)
С автоматическим синхронным разветвлением по идее должны расти синхронные задержки сигнала (в тактах). А я такого за проектом не замечал.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.
Но при попытке распараллелить выходной сигнал на несколько регистров (вернее, при добавлении еше одного регистра к выходному каскаду), начинает вылетать по времени один из входов блока.
Вы маню с дуней не путайте %) register insertion никакого отношения к register duplication не имеет.
Рекомендую почитать хендбук на квартус по этой теме.
Цитата(Ariel @ Nov 13 2008, 18:11)
А можно ли ее где-то скачать?
Есть на местном ftp в upload/Books/VHDL/...
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.