реклама на сайте
подробности

 
 
> IP Core Generator Xilinx
Azatot
сообщение Nov 25 2008, 18:08
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 108
Регистрация: 31-01-08
Из: Москва
Пользователь №: 34 633



Здравствуйте,есть задача:получить на вход ПЛИС Xilinx какие-то сигналы,провести их обработку, а затем сотворить быстрое преобразование Фурье на 1024 точки. Как быть с преобразованием?Пытыался использовать Core Generator,но ничего толкового не получилось.Может кто-нибудь подскажет как правильно пользоваться Core Generator'ом или другой вариант?Заранее благодарен!
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Azatot
сообщение Nov 26 2008, 17:26
Сообщение #2


Частый гость
**

Группа: Участник
Сообщений: 108
Регистрация: 31-01-08
Из: Москва
Пользователь №: 34 633



Прошу прощения за неточный вопрос. Как запихнуть получившийся проект в ПЛИС?Core Generator кучу файлов создает, я их и так и сяк крутил в ISE 9.1,но сконфигурировать файл для ПЛИС так и не получилось.

Сообщение отредактировал Azatot - Nov 26 2008, 17:27
Go to the top of the page
 
+Quote Post
Maverick
сообщение Nov 27 2008, 08:34
Сообщение #3


я только учусь...
******

Группа: Модераторы
Сообщений: 3 447
Регистрация: 29-01-07
Из: Украина
Пользователь №: 24 839



Цитата(Azatot @ Nov 26 2008, 21:26) *
Прошу прощения за неточный вопрос. Как запихнуть получившийся проект в ПЛИС?Core Generator кучу файлов создает, я их и так и сяк крутил в ISE 9.1,но сконфигурировать файл для ПЛИС так и не получилось.

Примено так (вставка корки фифо) для языка VHDL:
Код

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_arith.all;
entity window_2x2 is
generic ( vwidth: integer:=12 );
port (
Clk : in std_logic;
RSTn : in std_logic;
D : in std_logic_vector(vwidth-1 downto 0);
w1 : out std_logic_vector(vwidth -1 downto 0);
w2 : out std_logic_vector(vwidth -1 downto 0);
w3 : out std_logic_vector(vwidth -1 downto 0)  );
end window_2x2;
architecture window of window_2x2 is
component fifo1024x12
    port (
    din: IN std_logic_VECTOR(11 downto 0);
    wr_en: IN std_logic;
    wr_clk: IN std_logic;
    rd_en: IN std_logic;
    rd_clk: IN std_logic;
    ainit: IN std_logic;
    dout: OUT std_logic_VECTOR(11 downto 0);
    full: OUT std_logic;
    empty: OUT std_logic;
    wr_count: OUT std_logic_VECTOR(9 downto 0));
end component;

component fifo4096x12
    port (
    din: IN std_logic_VECTOR(11 downto 0);
    wr_en: IN std_logic;
    wr_clk: IN std_logic;
    rd_en: IN std_logic;
    rd_clk: IN std_logic;
    ainit: IN std_logic;
    dout: OUT std_logic_VECTOR(11 downto 0);
    full: OUT std_logic;
    empty: OUT std_logic;
    wr_count: OUT std_logic_VECTOR(11 downto 0));
end component;

-- FPGA Express Black Box declaration
--attribute fpga_dont_touch: string;
--attribute fpga_dont_touch of fifo1024x14: component is "true";

-- Synplicity black box declaration
--attribute syn_black_box : boolean;
--attribute syn_black_box of fifo1024x14: component is true;
signal a1 : std_logic_vector(vwidth-1 downto 0);
signal a2 : std_logic_vector(vwidth-1 downto 0);
signal a3 : std_logic_vector(vwidth-1 downto 0);

--fifo1 signals
signal clear1 : std_logic;
signal wrreq1 : std_logic:='1';
signal rdreq1 : std_logic:='0';
signal ofull1 : std_logic;
signal oempty1 : std_logic;
signal ofifo1 : std_logic_vector(vwidth-1 downto 0);
signal ousedw1 : std_logic_vector(9 downto 0);

--fifo2 signals
signal rdreq2 : std_logic:='0';
signal ofull2 : std_logic;
signal oempty2 : std_logic;
signal ofifo2 : std_logic_vector(vwidth-1 downto 0);
signal ousedw2 : std_logic_vector(11 downto 0);


--signal ousedwa_temp: integer:=0;
--signal ousedwb_temp: integer:=0;
begin
fifo1: fifo1024x12
port map (
din => a1,
wr_en => wrreq1,
wr_clk => Clk,
rd_en => rdreq1,
rd_clk => Clk,
ainit => clear1,
dout => ofifo1,
full => ofull1,
empty => oempty1,
wr_count => ousedw1 );

fifo2: fifo4096x12
port map (
din => a2,
wr_en => wrreq1,
wr_clk => Clk,
rd_en => rdreq2,
rd_clk => Clk,
ainit => clear1,
dout => ofifo2,
full => ofull2,
empty => oempty2,
wr_count => ousedw2 );

clear1 <= not(RSTn);


clock: process(Clk,RSTn)
begin
if RSTn = '0' then
a1 <= (others=>'0');
a2 <= (others=>'0');
a3 <= (others=>'0');

w1 <= (others=>'0');
w2 <= (others=>'0');
w3 <= (others=>'0');


wrreq1 <= '0';

elsif rising_edge(Clk) then
a1 <= D;
a2 <= ofifo1;
a3 <= ofifo2;

w1 <= a1;
w2 <= a2;
w3 <= a3;

wrreq1 <= '1';

end if;
end process;

req: process(Clk)
begin
if rising_edge(Clk) then
if ousedw1 = "1111101000" then
rdreq1 <= '1';
end if;
if ousedw2 = "111110110110" then
rdreq2 <= '1';
end if;

end if;

end process;

end window;


--------------------
If it doesn't work in simulation, it won't work on the board.

"Ты живешь в своих поступках, а не в теле. Ты — это твои действия, и нет другого тебя" Антуан де Сент-Экзюпери повесть "Маленький принц"
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- Azatot   IP Core Generator Xilinx   Nov 25 2008, 18:08
- - andrew_b   Представьте себе, что такой вопрос (имеется в виду...   Nov 26 2008, 06:06
- - Maverick   Цитата(Azatot @ Nov 25 2008, 22:08) Здрав...   Nov 26 2008, 08:05
|- - tolik1   Цитата(Azatot @ Nov 26 2008, 20:26) Прошу...   Nov 27 2008, 07:32
|- - KostyanPro   Цитата(Azatot @ Nov 26 2008, 19:26) Прошу...   Nov 27 2008, 08:14
- - Azatot   Всем огромное спасибо. Разобрался что к чему,оказа...   Nov 27 2008, 17:41
|- - SFx   Цитата(Azatot @ Nov 27 2008, 20:41) С цик...   Nov 27 2008, 18:36
|- - Михаил_K   Цитата(SFx @ Nov 27 2008, 21:36) Цикл име...   Nov 28 2008, 05:20
|- - Azatot   Цитата(Михаил_K @ Nov 28 2008, 09:20) Это...   Dec 4 2008, 18:13
|- - des00   Цитата(Azatot @ Dec 4 2008, 13:13) А вмес...   Dec 5 2008, 04:02
|- - Azatot   Цитата(des00 @ Dec 5 2008, 08:02) дали де...   Dec 7 2008, 19:51
|- - des00   Цитата(Azatot @ Dec 7 2008, 14:51) Это пр...   Dec 8 2008, 04:18
- - nicks80   Цитата(Azatot @ Nov 25 2008, 21:08) Здрав...   Dec 11 2008, 15:19
|- - Victor®   Цитата(nicks80 @ Dec 11 2008, 19:19) Есть...   Dec 12 2008, 08:17
|- - nicks80   Цитата(Victor® @ Dec 12 2008, 11:17) А чт...   Dec 12 2008, 16:18
|- - Azatot   Цитата(nicks80 @ Dec 12 2008, 20:18) Книг...   Dec 18 2008, 18:33
- - Azatot   Хочу задать еще один вопрос. Может кто-нибудь объя...   Dec 28 2008, 21:10


Reply to this topicStart new topic
3 чел. читают эту тему (гостей: 3, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 23rd July 2025 - 19:48
Рейтинг@Mail.ru


Страница сгенерированна за 0.0141 секунд с 7
ELECTRONIX ©2004-2016