Начал осваивать System Verilog. До сих пор делал проекты на схемном уровне. Вот попробывал переделать свой старый не большой проект на SV и в итоге получил рабочую схему которую проверил во встроенном симуляторе квартуса и все работает в соответствии с задуманным. Есть только отличия. Компилированный код который был сделан в схеме, занимал 99% ресурсов чипа, а сделанный в SV занимает 69%, это на 30% меньше! Надо еще в железе попробывать.
Группа: Свой
Сообщений: 85
Регистрация: 6-05-07
Пользователь №: 27 538
Достаточно большие и сложные проекты пока с SV компилятся заметно хуже, чем описанные на vhdl (получается разница в заполнении кристала около 20% и в быстродействии около 15%). Так что если место или быстродействие критичны пока использовать SV не получается....
Достаточно большие и сложные проекты пока с SV компилятся заметно хуже, чем описанные на vhdl (получается разница в заполнении кристала около 20% и в быстродействии около 15%). Так что если место или быстродействие критичны пока использовать SV не получается....
Интересно, это "касяки" языка или же реализации языка.А какая статистика по Verilogу ну скажем относительно VHDL.
Эффективность реализации System Verilog, ex Интересно получается.
Dec 5 2008, 15:01
