Эффективность реализации System Verilog, ex Интересно получается. Опции

[Iptash]

Начал осваивать System Verilog. До сих пор делал проекты на схемном уровне. Вот попробывал
переделать свой старый не большой проект на SV и в итоге получил рабочую схему которую
проверил во встроенном симуляторе квартуса и все работает в соответствии с задуманным. Есть
только отличия. Компилированный код который был сделан в схеме, занимал 99% ресурсов
чипа, а сделанный в SV занимает 69%, это на 30% меньше! Надо еще в железе попробывать.

[Rendom]

Достаточно большие и сложные проекты пока с SV компилятся заметно хуже, чем описанные на vhdl (получается разница в заполнении кристала около 20% и в быстродействии около 15%).
Так что если место или быстродействие критичны пока использовать SV не получается....

[des00]

Достаточно большие и сложные проекты пока с SV компилятся заметно хуже, чем описанные на vhdl (получается разница в заполнении кристала около 20% и в быстродействии около 15%).

Сильно подозреваю что вы просто не умеете на нем готовить. Код в студию!!!