Эффективность реализации System Verilog, ex Интересно получается. Опции

[Iptash]

Начал осваивать System Verilog. До сих пор делал проекты на схемном уровне. Вот попробывал
переделать свой старый не большой проект на SV и в итоге получил рабочую схему которую
проверил во встроенном симуляторе квартуса и все работает в соответствии с задуманным. Есть
только отличия. Компилированный код который был сделан в схеме, занимал 99% ресурсов
чипа, а сделанный в SV занимает 69%, это на 30% меньше! Надо еще в железе попробывать.

[Rendom]

Между огбычным Verilog и VHDL разницы в принципе в качестве разводки проектов нет.

p.s. Код не выложу по одной простой прицине:
Начальство уволит

[des00]

Между огбычным Verilog и VHDL разницы в принципе в качестве разводки проектов нет.

оччень интересно, SVerilog это "крутой" Verilog, с точки зрения синтезируемых конструкций разница минимальна. Где вы там встретили 15% проигрыш не понятно.

p.s. Код не выложу по одной простой прицине:
Начальство уволит

ну это все просто решается, можно провести мини батл VHDL/Verilog , аналогичный тому что проводился между AHDL/Verilog. Одинаковые задачи, функционально одинаковая реализация, анализ результатов. В противном случае вашим словам веры нет

Хоть времени на это у меня нет, но истина дороже.