Цитата(_Anatoliy @ Dec 20 2008, 09:50)

Коллеги,можете что посоветовать?
ко всему вышесказанному добавлю :
1. Судя по изображению не понятно откуда у вас, по мнению тайм квеста, идет клок на цап.
Это клок с генератора стоящего вне фпга и заходящего на цап и фпга? Если да выровнен ли он по фазе с клоком в фпга? в курсе ли таймквест соотношения фаз клоков фпга и цапа?
Или это клок идущий с фпга? Описан ли этот выходной клок в таймквесте ?
Лечение в этих случаях разное.
2. Вы не сказали находятся ли у вас выходные регистры в IO ячейках или нет.
3. Насчет таймквеста. У вас есть документ mnl_timequest_cookbook.pdf вы смотрели раздел I/O Constraints пример Example 1–11. Input and Output Delays Referencing a Virtual Clock ?
В примере приведен полный расчет необходимых времен. В задании set_output_delay нужно учесть 1. Tco фпга, Tsu/Th цапа, TBDmin/TBDmax по данным, TBD_CLKmin/TBD_CLKmax по клоку. (BD - Board Delay).
Просто вколотить туда какую нить цифирь от балды не совсем корректно %)
PS. совсем забыл, по разведенному нетлисту можно менять параметры IO буферов без переразводки проекта. Заходите в чип эдитор и делаете правки. Например можно уменьшить задержку на выходных буферах, если она была включена %)