Цитата(slog @ Jan 4 2009, 17:12)

Для SRAM 10nS время между циклами порядка 2nS. Так что за 40nS в память можно 3 раза не торопясь слазить.
а вот и НЕПРАВДА . Обоснуйте, ну хотя бы на Samsung 10nS памяти. Хочу видеть результаты симуляции в Quartus II! Если не будет - то вы спорите о предмете , о котором и ПОНЯТИЯ не имеете!
Цитата
DDR память к Циклону цепляется, вроде даже к самому мелкому, только не понятно зачем она тут нужна.
Опять! Хочу видеть проект собранный в SOPC Buildere и успешно прошедший компилирование!
именно мелкий Cyclon II плюс ядро DDR.
Цитата
только не понятно зачем она тут нужна.
а все просто - одна шустрая память, один Stratix II и площадь PCB сэкономили а , соответственно, и бабки на ту самую плату. Плюс память шустрая, что позволяет достаточно быстро работать CPU внутри ПЛИС.....что это я! Обьясняю как первокласнику , это вы должны ВСЕ ЗНАТЬ
ДОКАЗЫВАЙТЕ СВАИ СЛОВА ДЕЛОМ Я за свои могу ответить работающими девайсами.
Любой желающий , киевлянин, может воочию убедиться.
Цитата(slog @ Jan 4 2009, 17:12)

Спорить сильно не буду. Беспредметно как-то. Для SRAM 10nS время между циклами порядка 2nS. Так что за 40nS в память можно 3 раза не торопясь слазить.
А это говорит , что вы не удосужились прочитать НИ ОДНОГО DS на 10nS память !
10 nS - время АКТИВНОГО СИГНАЛА WR#, а полный цыкл (все сигналы) от 18 до 24 nS!
увы , нужно учитывать худший вариант , а 24*3!=40ns ! вот так!
Спорим дальше? Или вы сдаетесь?
Сообщение отредактировал SergeyGSM - Jan 4 2009, 19:26