плата с Virtex5 - сколько времени делать хоть примерно? Опции

[jojo]

http://www.dinigroup.com/DN9000k10PCIe8T.php

Сколько примерно делать аналог такой платы и какими силами? Делать без истории разработок с Xilinx в команде..
"Среднепотолочная" оценка подошла бы.

Года-то хватит хоть на саму плату и "простейшее" ПО к ней?

[jojo]

Получается, что максимальная частота переключения адресов или данных - 50 МГц.
Тактовые частоты будет формировать распределитель тактов с маленьким допустимым перекосом.

Слоев в плате планируется 10. Максимум - 12.

Если я предусмотрю согласование на краях шины и возможность смены напряжения VCCIO - тогда можно будет хоть LVCMOS, хоть GTLP, хоть что угодно. Надо только DC/DC для VCCIO перенастроить на требуемое напряжение. Напряжением источника для согласования тоже можно управлять.

Понравился мне GTLP. Потоки данных растут ежегодно, солидный запас по частоте для организации параллельной недифференциальной шины есть только у GTLP (до 80-100 МГц данных, т.е. в 2 раза больше частота тактов) . Результаты моделирования в Linesim хорошие. Почти не звенит, ниже 0 не улетает.

Что скажете о GTLP, который при необходимости трансформируется в LVCMOS?

Кстати, как моделировать цепи с DCI? Какие внешние резисторы закладываются при формировании модели IBIS из ISE?