Помогите определится с архитектурой, ТЗ для диплома RISC процессор на FPGA Опции

[hattons]

Получил тему диплома "RISC процессор на FPGA"(VHDL), архитектуру предложили выбрать самому. Опыта у меня, естественно, никакого, поэтому хочу спросить у специалистов. Изначально подразумевалась MIPS архитектура, но оказалось, что такая тема уже есть. С моей стороны хочется, конечно же, не сверхсложный проект, и желательно, чтобы было от чего отталкиваться, например, уже существующий проект на opencores или что-то в этом роде. Пока склоняюсь в сторону совместимого с PIC16C5X процессора, или полностью микроконтроллера, но хотелось бы узнать про другие варианты и выбрать, что мне по силам.

[yes]

Получил тему диплома "RISC процессор на FPGA"(VHDL), архитектуру предложили выбрать самому. Опыта у меня, естественно, никакого, поэтому хочу спросить у специалистов. Изначально подразумевалась MIPS архитектура, но оказалось, что такая тема уже есть. С моей стороны хочется, конечно же, не сверхсложный проект, и желательно, чтобы было от чего отталкиваться, например, уже существующий проект на opencores или что-то в этом роде. Пока склоняюсь в сторону совместимого с PIC16C5X процессора, или полностью микроконтроллера, но хотелось бы узнать про другие варианты и выбрать, что мне по силам.

есть такая книжка
VHDL cookbook
где автор рассматривает именно RISC процессор на VHDL

но книжка старая, и если препод не полный лох, то читал или слышал про нее
http://www.google.ru/search?hl=ru&lr=&...ook&spell=1

[Leka]

есть такая книжка
VHDL cookbook
где автор рассматривает именно RISC процессор на VHDL

- но не "на FPGA", имхо - нет соответствующей оптимизации.

[yes]

- но не "на FPGA", имхо - нет соответствующей оптимизации.

в настоящее время предполагается синтез для FPGA с VHDL (высокоуровневого поведенческого описания) выполнять соответствующими оптимизаторами (synplify, presision, xst, quartus и т.п.)

возможно, что специализированная оптимизация на уровне дизайна и поможет, но для нерегулярного дизайна больше чем несколько килогейт сильно сомневаюсь в смысле оптимизации для FPGA