Проблема с проектом на Xilinx XC2S150, состояние выходов при инициализации Опции

[Pavel81]

ПЛИС и ПЗУ включены в jtag-цепочку. Если ПЛИС пустая, то при после программирования выходы остаются в "нуле". Если записываю свой проект, в котором CLKDLL, то после программирования вылезает "1", длиной около 100 мкс. Кто сталкивался с подобным? Как бороться? (Проект фактически ничего в себя не включает, только вывод GND с некоторых ножек и генератор меандра на vhdl).

[Kompot]

ПЛИС и ПЗУ включены в jtag-цепочку. Если ПЛИС пустая, то при после программирования выходы остаются в "нуле". Если записываю свой проект, в котором CLKDLL, то после программирования вылезает "1", длиной около 100 мкс. Кто сталкивался с подобным? Как бороться? (Проект фактически ничего в себя не включает, только вывод GND с некоторых ножек и генератор меандра на vhdl).

А ну-ка медленно и по порядку.

1. Что и с кем в цепочке? Сама ФПГА и ее конфигурационная флэшка? Это нормально, если не накосячить.
2. Схему сами рисовали или это КИТ? Плату сами делали\разводили или это КИТ?
3. Какие конкретно входы остаются в нуле?
4. А если проект без CLKDLL (они довольно капризны) ?
5. В симуляторе делали post P&R симуляцию? В Моделсиме?

Знаете ли Вы, что образы для заливки флэшки и ФПГА сильно отличаются?