Проблема с проектом на Xilinx XC2S150, состояние выходов при инициализации Опции

[Pavel81]

ПЛИС и ПЗУ включены в jtag-цепочку. Если ПЛИС пустая, то при после программирования выходы остаются в "нуле". Если записываю свой проект, в котором CLKDLL, то после программирования вылезает "1", длиной около 100 мкс. Кто сталкивался с подобным? Как бороться? (Проект фактически ничего в себя не включает, только вывод GND с некоторых ножек и генератор меандра на vhdl).

[Pavel81]

1) Цепочка такая: внешний порт JTAG - ПЗУ - ПЛИС. Всё сделано по рекомендации Xilinx и определяется в Impact, проходит проверку и шьётся.

2. Схему рисовал сам, вот она (в состоянии, максимально минимизированном для возникновения бага):



Не в нуле остаются и не входы, а выход. Выходят из нуля на 94 мкс после программирования ПЛИС из ПЗУ, когда не должны этого делать просто по схеме, выход там MR_A1A2_ext.

4. Не вижу смысла, всегда применял CLKDLL и никогда меня не подводила.

5. Моделировать это не нужно. Но моделировал блок, который выдаёт меандр в 517 нс, так вот, он в моделях во всех нормальный, а на практике формируется, но только после той "гадкой" единицы в 94 мкс.

отличия *.bit и *.mcs естественно мне известны. я шью только ПЗУ, потом сбрасываю схему, перед анализом.

Сообщение отредактировал Pavel81 - Feb 4 2009, 16:17