Проблема с проектом на Xilinx XC2S150, состояние выходов при инициализации Опции

[Pavel81]

ПЛИС и ПЗУ включены в jtag-цепочку. Если ПЛИС пустая, то при после программирования выходы остаются в "нуле". Если записываю свой проект, в котором CLKDLL, то после программирования вылезает "1", длиной около 100 мкс. Кто сталкивался с подобным? Как бороться? (Проект фактически ничего в себя не включает, только вывод GND с некоторых ножек и генератор меандра на vhdl).

[Pavel81]

В прикреплённом файле схема включения микросхем в цепочку JTAG.

Эскизы прикрепленных изображений

 

[Kompot]

Да неважно, как они у Вас включены в цепочку, раз грузится и работает.

Вы должны понимать, что "There are no way to control I/O until the end of the configuration process, unfortunately. You can use DONE signal to control external devices at startup. "


Вот объяснение и возможное решение для Spartan 3. Возможно, подойдет и Вам.

If pin HSWAP_EN is low, all the I/O pins will have pull-up resistors (a few kilo-ohms) during configuration.
If pin HSWAP_EN is high, all the I/O pins will float (high-impedance) during configuration.

You could tie HSWAP_EN high to float the I/O pins during configuration, and then install your own weak pull-down resistors to hold the I/O pins low during configuration.

Вот у человека та же проблема:
http://www.edaboard.com/ftopic263021.html

Похоже, что ни JTAG, ни CLKDLL тут ни при чем.


Настораживает Ваша фраза "всегда пользуюсь CLKDLL". То есть не новичок в ФПГА. Тогда почему Вы никогда не сталкивались с произвольным поведением пинов во время конфигурации? Любой, кто использует ПЛИС, первым делом наступает именно на эти грабли.