Элемент добавален мегавизардом. Необходимо снизить частоту с 40 до 32 МГц. Исходник элемента на ахдл:
SUBDESIGN altpll0
(
inclk0 : INPUT = GND;
c1 : OUTPUT;
)
VARIABLE
altpll_component : altpll WITH (
CLK1_DIVIDE_BY = 5,
CLK1_PHASE_SHIFT = "0",
LPM_TYPE = "altpll",
INCLK0_INPUT_FREQUENCY = 25000,
CLK1_DUTY_CYCLE = 50,
PLL_TYPE = "AUTO",
CLK1_MULTIPLY_BY = 4,
INTENDED_DEVICE_FAMILY = "Cyclone",
OPERATION_MODE = "NORMAL",
COMPENSATE_CLOCK = "CLK1"
);
BEGIN
c1 = altpll_component.clk[1..1];
altpll_component.inclk[0..0] = inclk0;
altpll_component.inclk[1..1] = GND;
END;
На плате нет ферритовой бусинки по питанию ПЛЛ, но это будет влиять тока на помехи. Сейчас же выход ПЛЛ вообще мертвый.
Прикрепленные файлы
altpll.bmp ( 21.24 килобайт )
Кол-во скачиваний: 52