Меня тоже интересует вопрос возможности использования FPGAшной PLL в плане clock and data recovery.
В настоящее время реализую выделение тактовой из сигнала на сдвиговых регистрах с помощью "увосьмеренной" частоты, там PLL тоже используется, но только лишь для умножения опорного клока на 8