Гранаты какой системы мы используем, CPLD или FPGA Опции

[3.14]

CPLD или FPGA

[LeonY]

На мой взгляд этот опрос повторяет тот, где спрашивают про Altera и Xilinx. Если вспомнить историю, то два всем известных производителя (см. выше) разошлись в терминологии: Altera использовала CPLD, а Xilinx - FPGA. Это расхождение было им полезно на первых шагах своей деятельности. Сейчас можно сказать, что ЭТО так исторически сложилось. Разницы в терминах нет, на сегодня они не используются для отражения каких-то особенностей технологии, принципов функционирования и т.п.
В русской нотации тоже есть два термина: СБИС ПЛ и ПЛИС. Всяк их использует на свой манер, а разницы между ними нет.

Правда, может быть автор опроса имел в виду PLD и CPLD/FPGA?!

Простите за менторский тон, но считаю необходимым попытаться внести ясность в вышеозначенный вопрос. Между CPLD и FPGA "дистанция огромного размера" или "есть две большие разницы". И совсем не в том, где хранится конфигурация, во флашке, внутри - снаружи, а в структуре элементарного вентиля. У CPLD гейтов не много, но они очень сложные, многовходовые и могут реализовывать довольно сложные функции. У FPGA - прямо наоборот, гейты простые, но за то их до фига. В этом и есть основное отличие двух структур. У каждой из них есть свои теоретические достоинства и недостатки, у каждого есть свои персональные (субъективные) предпочтения. Не буду сейчас вдаваться в технику - на инете масса информации по этому вопросу, а чуть-чуть изложу собственный опыт работы с обеими классами устройств. Начну с конца - уже года четыре-пять как я категорически отказался работать с CPLD и не собираюсь когда-либо к этому дерьму возвращаться. (Несмотря на постоянное давление начальства - мол так дешевле).

Первая проблема - отвратительные ресурсы для routing - чип, заполненный на 40-50% отказывается разводиться на заданные пины. И все - хоть застрелись. В результате этого в нескольких проектах пришлось полностью переделывать печатные платы. Это в том случае, когда разработка кристалла и платы идет параллельно. А у меня это почти всегда... А на FPGA НИКОГДА этих проблем невозникало. Например на Актеловских чипах я использовал 98% заполнение и около 90% ног при предельных для тех времен скоростях (до 80МГц). Все ноги были распределены принудительно. Похожая картина и при использовании Stratix, только скорости другие до 200МГц.

Второе - количество "гейтов" в CPLD вообще ни о чем не говорит. Я имел гемор пару раз, когда проект не влазил в устройство Х - требовалось 110-120%. Вроде нет проблем - берешь совместимый по ногам кристалл размера У=2Х и все ОК. А вот вам фиг - тут и начинается: не хватает флип-флопов, трасс, еще какой-нибудь дерьмовины. Никогда этого не бывает в FPGA.

Третье - когда утверждают, что CPLD быстрее - не верьте. Цифры наносекунд ни о чем не говорят. Все это фуфло и лажа. Проекты с мах скоростью в 30МГц на CPLD легко бегут 100-120 на FPGA. Хотя со скорость дурят все... Как могу рассказать, если интересно, но "это уже другая история"

Ну мое мнение в голосовании более чем понятно

Успехов







Вторая причина -