Работа с синхросигналами, нужна помощь. Опции

[Михаил_K]

Добрый день. Вопрос в следующем. Работаю с Virtex5. Есть два канала данных, и два синхросигнала SCLK и SCLKx2, где SCLKx2 - частота в два раза больше чем у SCLK. Оба синхросигнала получаются с DLL и соотвественно синхронны и, если можно так сказать "синфазны". В схеме есть места, где данные передаются с триггера тактируемого SCLK на триггер, тактируемый SCLKx2 и наоборот. Тут вроде проблем нету. Но оба канала данных обрабатываются либо параллельно, на SCLK, либо последовательно, на SLCKx2. И тут появляется огромное желание сигнал SCLK использовать еще и как логический, т.е. заводить его на Ce триггера или управлять при помощи него мультиплексором. Но чувствую, что можно нарваться. Кто-нить встречал и может дать ссылку на доку, желательно Xilinx-кую, где написано, можно так делать или нет?

[andrew_b]

Но чувствую, что можно нарваться. Кто-нить встречал и может дать ссылку на доку, желательно Xilinx-кую, где написано, можно так делать или нет?

Делал я так. Но в качестве CE использовал не сам SCLK, а стробированный SCLKx2.

Код

process (Reset, SCLKx2)
begin
    if (Reset = '1') then
        CE <= '0';
    elsif (rising_edge(SCLKx2)) then
        CE <= SCLK;
     end if;
end process;

[Shtirlits]

Делать так можно, но есть способ, при котором клок не выходит за пределы специально для него сделанных сетей и все части микросхемы и среды разработки используются по назначению.
Смысл заключается в том, чтобы сделать регистр, который бы инвертировался на каждом такте быстрого клока. Тогда он будет менять свой уровень как и медленный клок. Чтобы фаза этого регистра имела связь с фазой медленного клока, нужно начинать инвертировать с привязкой к медленному клоку. Для этого нужен еще один регистр сброса.
Констрейны в этом случае записываются проще и соблюдать их легче.

Убедитесь в надежном соблюдении setup time.

Код

signal reg_phase_res, reg_phase : std_logic;

...


process (Reset, SCLK)
begin
  if (Reset='1') then
    reg_phase_res <= '1';
  elsif (rising_edge(SCLK)) then
    reg_phase_res <= '0';
  end if;
end process;

process (SCLKx2)
begin
  if (rising_edge(SCLKx2)) then
    if (reg_phase_res='1') then
      reg_phase <= '1';
    else
      reg_phase <= not reg_phase;
    end if;
  end if;
end process;

-- пример использования
process(SCLKx2)
begin
  if (rising_edge(SCLKx2)) then
    if (reg_phase == '1') then -- заменено if (SCLK=='1') then
       ....
    else
       ....
    end if;
  end if;
end process;