Симуляция в QuartusII и ISE 7.1, VHDL модели + синтезируемая логика Опции

[_VM]

Суть проблемы:
Есть несинтезируемые (использование файлового IO и временных задержек типа wait for 1ns) модели на VHDL: модель генератора сигналов и модель SRAM, которые как реальные устройства будут подключены к ПЛИС. Есть синтезируемый код (схематик + VHDL), который принимает сигнал, обрабатывает его и оперирует с памятью.
Вопрос:
Как сказать квартусу или изе, что я нехочу синтезировать модели, а хочу их использовать только при симуляции? Интересует естественно timing simulation а не functional simulation.
ПАМАГИТЕ, ПАГИБАЮУууу!!!

[vetal]

Не указан тип симулятора.

Для организации процесса автоматизации синтеза существуют специальные директивы:

Код

--код, который синтезируется
...
--synthesis translate_off
--код, который не синтезируется
..
--synthesis translate_on
--код, который синтезируется
...

И только для altera:

Код

--synthesis read_comments_as_HDL on
--Эти комментарии
--будут восприняты
--синтезатором quartus
--как код, подлежащий синтезу
--synthesis read_comments_as_HDL off

Будет лучше если вы просто не будете передаваить синтезатору, файлы не подлежащие синтезу.