Симуляция в QuartusII и ISE 7.1, VHDL модели + синтезируемая логика Опции

[_VM]

Суть проблемы:
Есть несинтезируемые (использование файлового IO и временных задержек типа wait for 1ns) модели на VHDL: модель генератора сигналов и модель SRAM, которые как реальные устройства будут подключены к ПЛИС. Есть синтезируемый код (схематик + VHDL), который принимает сигнал, обрабатывает его и оперирует с памятью.
Вопрос:
Как сказать квартусу или изе, что я нехочу синтезировать модели, а хочу их использовать только при симуляции? Интересует естественно timing simulation а не functional simulation.
ПАМАГИТЕ, ПАГИБАЮУууу!!!

[_VM]

2 vetal: Ну это вроде все понятно. Повторюсь:
Как сказать квартусу или изе, что я нехочу синтезировать модели, а хочу их использовать ТОЛЬКО ПРИ СИМУЛЯЦИИ?
Поясню.
Я делал проект на ActiveHDL и производил functional simulation. Естественно, мне нужно посмотреть, как себя будет вести прошивка в ПЛИС, т. е. провести post par simulation. Но до post par simulation дело не дошло, потому что ActiveHDL 6.1 не суппортит форматы проектов ни QII.5 ни ISE7.1, другими словами не может с ними интегрироваться.
Как я уже говорил, есть модели: генератора входных сигналов, которая использует файловый IO; SRAM, которая использует wait for x ns. Естественно, что они несинтезируемые. Как вариант я могу от них отказаться и задавать при симуляции вручную нарисованный тестовый вектор, но это совсем не круто.

Вопрос в том, как заставить квартус или изе использовать отдельные инстанции на VHDL при timing симуляции. В документации сказано, что это можно сделать, но у меня не выходит. Еще могу сказать, что такой режим называется mixed mode simulation, если я не путаю.