Симуляция в QuartusII и ISE 7.1, VHDL модели + синтезируемая логика Опции

[_VM]

Суть проблемы:
Есть несинтезируемые (использование файлового IO и временных задержек типа wait for 1ns) модели на VHDL: модель генератора сигналов и модель SRAM, которые как реальные устройства будут подключены к ПЛИС. Есть синтезируемый код (схематик + VHDL), который принимает сигнал, обрабатывает его и оперирует с памятью.
Вопрос:
Как сказать квартусу или изе, что я нехочу синтезировать модели, а хочу их использовать только при симуляции? Интересует естественно timing simulation а не functional simulation.
ПАМАГИТЕ, ПАГИБАЮУууу!!!

[vetal]

Quartus не позволяет использовать тестбенчи в прямом смысле слова.

Для проведения ppr верификации необходимо экспортировать результаты в удобоваримый формат. Для Modelsim есть отдельные галки, для a-hdl использовать custom vhdl(verilog).
Полученные файлы импортировать в проект AHDL, скомпилить в отдельную библиотеку, в которую так же скомпилировать ваши тесты.
После этого вашы тестовые последовательности будут воздействовать на проект, полученный после p&r.
Если имеется конфликт с библиотеками, то их необходимо перекомпилировать, взяв исходники из директории quartus.
SDF файл подключается в настройках проекта.
Время моделирования увеличивается в разы.

[_VM]

Про квартус теперь понятно, спасибо. Буду пробовать. А какая ситуация с изе7.1? Насколько я понимаю, разработчики изе не стали заморачиваться, и в ее состав входит только простенький симулятор. Для полноценной симуляции нужно использовать моделсим, которая удовлетворяет моим потребностям (использование тесбенчей в ppr симуляции). Я правильно понимаю?