Цитата(sazh @ Mar 22 2009, 14:04)
Скорее всего все дело в разводке JTAG в длизи клоковых дорожек.
Что-то не очень верится, да и кстати - откуда информация, что грузится через JTAG? Уважаемый автор, поясните, пожалуйста режим конфигурации - JTAG, PS, AS...
Я один раз имел головную боль, исполльзовав один из User IO (FLEX10K, Max Plus) для аппаратного сброса (он был подключен к входу Manual Reset супервизора, который формировал общий сброс при отсутствии одного из питающих напряжений). Так при окончании конфигурации, на этом User IO, невзирая на то, что при конфигурации он в тристейте с включенным подтягивающим резистором, а после - в USER MODE - туда железно подавалась "1" - проскакивал "0". Все дело было в том, что:
- во время конфигурации, User IO находятся в тристейте путем дективации внутреннего глобального сигнала "Output Enable"
- в это же время, все выходные регистры удерживаются в "0" путем активации внутреннего глобального сигнала "RESET"
- После окончания конфигурации, в течении, по-моему, 16-ти периодам Configuration Clock (CCLK) - оба вышеописанных глобальных сигнала деактивируются. И вот тут-то и была засада - какой из них деактивируется первым? Это указывается в опциях проекта (как в MAX, так и в QUARTUS), что-то типа "RELEASE RESET BEFORE OE". В моем же случае, OE включался первым, разрешая работу выходного буфера, в ео время как выходной триггер продолжал удерживаться в "0" все еще активным сигналом RESET...
Не может здесь быть что-то подобное, гонки разрешенного буфера и выхода клок генератора?
Проблема с Altera - CONF_DONE
Mar 11 2009, 14:20
