Netlist vs CDB Опции

[vitan]

До конца не могу осознать, в чем же возможные преимущества CDB?

Из осознанного могу назвать только улучшенную интеграцию с expedition на бинарном уровне что называется.
А из недостатков - оно же плюс невозможность разводить плату не в expedition.

Еще имхо большой минус в потребности вести библиотеку в Library manager, возможности которого я считаю не далеки от пикадовских, а вот нетлист плюс dxdatabook вроде бы дает гораздо больше.

Признаюсь, немного работал с CDB, почему-то сразу потянуло на нетлист.

В чем я неправ?

[Anchic]

А можно поподробнее про плюсы CES в разводке оперативки?

Мы все время использовали Netlist, решили попробовать CES и сразу же несколько траблов:

2. Периодически слетает свопирование, свопируешь, разводишь, делаешь back annotation, expedition предлагает сделать после этого forward annotation, после чего разводка слетает. Опытным путем получен алгоритм - back annotation, сохранение, принудительная переупаковка проекта в DC, forward annotation. Геморно, в netlist такого не было.
3. При открытии pcb в Expedition если посмотреть в project integration, сразу же предлагается сделать back annotation (горит желтым). Почему так? Зачем?

В оперативке получается несколько классов цепей - данные, стробы, адресная шина, управление и CLK. С помощью CES я без проблем задаю разные параметры трассировки для разных классов (ширина в зависимости от импеданса), зазоры между этими классами, а также ко всем остальным цепям (All). И очень большой бонус - задание выравнивания: внутри группы, относительно CLK, данные относительно строба (у интела в рекомендациях - Data=(Strob-200mil)+/-10mil). Без Ces я слабо представляю себе как это все задавать. Также в CES могу задать последовательность соединения пинов в цепи (1-2-3-4 или 2-3-1-4). Могу задать выравнивание по длине не всей цепи, а нужного участка (в шине памяти отводы на согласующие резисторы не учитываются). Много нюансов можно задать. В PCADе у меня с такой платой голова кругом шла - нужно было контролировать глазками ограничения, которые описаны на 500 страницах. В Exp я их описываю в CES и развожу плату, а DRC контролирует.

2. Такое бывало в 2005. В 2007 я такого еще не наблюдала - все свопы аннотируются в схему нормально. Но нужно это делать до проведения упаковки откорретированной схемы, естественно. А также, чтобы увидеть отражения проведенных при свопе изменений, нужно закрыть и открыть схему.

3. Тоже такое случается - не очень понимаю, почему слетает флажок. Просто делаю back annotation, обычно ничего при этом не меняется.

[Inpharhus]

В оперативке получается несколько классов цепей - данные, стробы, адресная шина, управление и CLK. С помощью CES я без проблем задаю разные параметры трассировки для разных классов (ширина в зависимости от импеданса), зазоры между этими классами, а также ко всем остальным цепям (All). И очень большой бонус - задание выравнивания: внутри группы, относительно CLK, данные относительно строба (у интела в рекомендациях - Data=(Strob-200mil)+/-10mil). Без Ces я слабо представляю себе как это все задавать. Также в CES могу задать последовательность соединения пинов в цепи (1-2-3-4 или 2-3-1-4). Могу задать выравнивание по длине не всей цепи, а нужного участка (в шине памяти отводы на согласующие резисторы не учитываются). Много нюансов можно задать. В PCADе у меня с такой платой голова кругом шла - нужно было контролировать глазками ограничения, которые описаны на 500 страницах. В Exp я их описываю в CES и развожу плату, а DRC контролирует.

По-моему это всё с тем же успехом задается и в netlist
А насчет выравнивания... вы используете функцию Tune? ИМХО, она делает всё криво и косо, длины всегда выравниваю вручную.