Покритикуйте плату, 4 слоя bga arm11 Опции

[RaaV]

Поищите ошибки в плате. Это процессорная плата контроллера.
Pcad2002. Просмотрщик прилагается.

Прикрепленные файлы

 plata.rar ( 492.44 килобайт ) Кол-во скачиваний: 516

 

[Uree]

Нельзя там обойтись большими переходными, иначе зазоры ВИА-ПАД под чипом будут 0.1мм, а это хуже изготовить, чем переходные с пояском в 0.125. Не забываем, что шаг падов 0.8мм, а не 1.0мм. Мне более удивительно, что применено 3 типа переходных, причем наибольшее диаметром аж в 0.9мм, у нас завод сверловку ВИА толще чем 0.5 в принципе не делает - нужно больше, ставим 2-3-...-33 штук.
Да и в целом плата "жилец" - память в основном в топе, над земляным плэйном, остальные цепи явно более медленные, так что отражения из-за разрывов в плэйнах не будут фатальными.

Дорожки для заданной толщины core слишком тонкие, нет согласования.

А где Вы увидели стэк платы, я не нашел. Но для ширины 0.1(трассы ДДР) нужен препрег тоже порядка 0.1мм, чтобы получить около 60 Ом импеданса, а это может быть проблематичным. Странно другое - один сигнал проведен трассами разной ширины на топе и на боттоме(CSSD1, SDCKE1 - 0.1016/Top, 0.1524/Bottom), а это уже нужен несимметричный стэк для одинакового импеданса. Мы обычно делаем 5мил трассы для ДДРов, на 5 мил препреге, около 60 Ом как-раз получается. Может стоит поправить?
Да, еще, выравнивания данных к памяти совершенно не нужно. Зачем равнять плечи к разным чипам, если ОДНОВРЕМЕННО они НИКОГДА не работают? А если смотреть или на один чип или на другой, то разница весьма небольшая.

[ikm]

Нельзя там обойтись большими переходными, иначе зазоры ВИА-ПАД под чипом будут 0.1мм, а это хуже изготовить, чем переходные с пояском в 0.125. Не забываем, что шаг падов 0.8мм, а не 1.0мм. Мне более удивительно, что применено 3 типа переходных, причем наибольшее диаметром аж в 0.9мм, у нас завод сверловку ВИА толще чем 0.5 в принципе не делает - нужно больше, ставим 2-3-...-33 штук.
Да и в целом плата "жилец" - память в основном в топе, над земляным плэйном, остальные цепи явно более медленные, так что отражения из-за разрывов в плэйнах не будут фатальными.



А где Вы увидели стэк платы, я не нашел. Но для ширины 0.1(трассы ДДР) нужен препрег тоже порядка 0.1мм, чтобы получить около 60 Ом импеданса, а это может быть проблематичным. Странно другое - один сигнал проведен трассами разной ширины на топе и на боттоме(CSSD1, SDCKE1 - 0.1016/Top, 0.1524/Bottom), а это уже нужен несимметричный стэк для одинакового импеданса. Мы обычно делаем 5мил трассы для ДДРов, на 5 мил препреге, около 60 Ом как-раз получается. Может стоит поправить?
Да, еще, выравнивания данных к памяти совершенно не нужно. Зачем равнять плечи к разным чипам, если ОДНОВРЕМЕННО они НИКОГДА не работают? А если смотреть или на один чип или на другой, то разница весьма небольшая.

Я не предлогал увеличения диаметра ПО, я оворил о увеличении толщины пояска, за счёт уменьшения диаметра отверстия. Просто надо учитывать что производитель не может абсолютно точно попасть, такчто не надо его загонять в угол.