Асинхронный сброс и метастабильность Опции

[-=Vitaly=-]

Здравствуйте !

Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?

Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем.
Но не уверен что такая структура понравится ATPG.

Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.

Бросьте ссылкой если есть по топику.

Заранее спасибо.

[kloun]

<засинхронизировать резет в СLK домен>

Если правильно понял, то:

Clear в данном случае не должен конфликтовать с DATA.
То есть состояние выхода при активном Clear должно быть = состоянию DATA после планируемого снятия Clear.
Я эту ситуацию и контролирую обычно.

Для синтезатора можно задать временные ограничения реализации для асинхронных цепей.

Проверено на Xilinx XST.