Atmel FPSLIC, есть опыт работы Опции

[Shtirlits]

Всем добрый день.
По понятным причинам хочется пригодиться

Если не все работают только с altera и xilinx, а и с atmel-ом,
то может быть полезен текст, который я сделал после разработки
ethernet max+phy на fpslic at94k05.

http://uchcom.botik.ru/boris/fpslic/errors/

Если есть вопросы - обращайтесь.

Борис.

[_Sam_]

Ну, если рассматривать Systemdesigner как оболочку, то она сама по себе нафиг не нужна, и болеть там нечему . А вот средства моделирования синтеза...

Я почти тоже самое и сказал. Систем Дезайгнер это просто оболочка, которая позволяет избежать ручной работы по созданию всяких конфигурационных файлов. Установщик систем дезайгнер включает фигаро, модельсим и сеамлесс именно последние две программы требуют лицензии. Синтезатор устанавливается отдельно, так же как и компилятор и требует совершенно своей отдельной лицензии(ну это конечно если менторалл не использовать )

Использовать этот seamless для co-verification дело неблагодарное(очень медленно он всё это моделирует(p4 titan 667, 845ge, 1Gb DDR, WinXP proffesional при этой конфигурации ждать пока пройдёт вся инициализация приходится несколько минут, дальше всё быстрее 1ms порядка 10s) Хотя, может я делаю чего не так и там надо какие-нибудь конфиги подправить? Сыровата пока эта seamless по крайней мере в связке с avrstudio

Честно говоря с тестбенчем гораздо быстрее и проще проверить правильность работы схемы!!! Чтобы по честному делать коверификацию необходимо описывать модель объекта и его взаимодействие с avr. Программа в avr взаимодействует с fpga при возникновении определённых событий, все эти события и надо предусмотреть! Удобнее и правильней в этом случае IMHO использовать тестбенч. Обратную ситуацию т.е. когда fpga взаимодействует с avr промоделировать без сеамлесс сложнее(прерывания, запись в озу), но при большом желании можно.

Если без моделирования не жизнь, то наверное лучше смотреть в сторону внутрисхемной отладки с использованием jtag. Сам этим не пользовался, но скорее всего моделирование с использованием jtag будет проходить значительно быстрее.

[Stewart Little]

Я почти тоже самое и сказал.

Если без моделирования не жизнь, то наверное лучше смотреть в сторону внутрисхемной отладки с использованием jtag. Сам этим не пользовался, но скорее всего моделирование с использованием jtag будет проходить значительно быстрее.

С использованием JTAG в данном случае хорошо отлаживается программный код для процессорного ядра. А вот о правиьности работы аппаратной части проекта в этом случае можно судить лишь косвенно. Все-таки проект для FPGA'шной части удобнее отдаживать с использованием HDL-симулятора (с Seamless, или без него - это не принципиально, если, конечно, модель воздействия от процессорного ядра корректна).