Трассировка BGA микросхем DDR памяти, Как правильно и по скольки слоям? Опции

[v_mirgorodsky]

Добрый день всеуважаемый ALL,

Есть следующий вопрос. Есть микросхема FPGA Altera Cyclone II в FBGA-484 корпусе, есть динамическая DDR память от Micron в корпусе FBGA-60, есть куча согласующих резисторов и блокировочных конденсаторов. Все это нужно грамотно разместить на плате с приемлемыми требованиями к технологическим нормам, разумным количеством слоев и минимальной площади.

Я слышал, что в Сети есть документ, подробно описывающий разводку памяти в таких корпусах с похожими требованиями, однако живьем его найти не удалось.

Есть ли у кого мысли как это сделать правильно? А может у кого есть вышеупомянутый документ?

[v_mirgorodsky]

Не-а, корпусов DDR памяти всего два, оба подключены к одной FPGA и полностью не зависимы по сигналам друг от друга, т.е. раздваивать управляющие сигналы необходимости нет. Интересуют просто конкретные материалы на тему как это сделать правильно. Сейчас пойду искать документацию на Micron и Samsung.

А при разводке конкретной схемы есть свои тонкости... а =>
В одном случае можно обойтись и 4-мя слоями, а другом их может быть и больше...

Ваш пост, господин Solik выглядит минимум не профессионально. Либо Вы не прочитали вопрос, либо просто не компетентны BTW, DDR SDRAM по четырем слоям не разводится в принципе К каждому корпусу необходимо подвести питание - 2 слоя, напряжение терминации - 1 слой, ну и плюс к этому хотя бы пара сигнальных слоев. Т.к. рабочие частоты DDR памяти лежат выше 200 MHz, то разводку необходимо осуществлять дорожками с 50-омным импедансом, а это значит, что под каждый сигнальный слой надо подкладывать землю. Ко всему вышеперечисленному - TOP уходит под монтаж самих микросхем, BOTTOM - под монтаж блокировочных конденсаторов и согласующих резисторов. Таким образом имеем нечто в районе 6-8 слоев.

Где-то в Сети есть документ, описывающий что лежит на каком слое, где лучше разместить блокировочные конденсаторы, как правильно провести дорожки и т.п. В первом приближении на Samsung'е и Micron'е этих документов я не нашел, потому и запостил этот вопрос на форум.

[Serg1976]

Не-а, корпусов DDR памяти всего два, оба подключены к одной FPGA и полностью не зависимы по сигналам друг от друга, т.е. раздваивать управляющие сигналы необходимости нет. Интересуют просто конкретные материалы на тему как это сделать правильно. Сейчас пойду искать документацию на Micron и Samsung.

А при разводке конкретной схемы есть свои тонкости... а =>
В одном случае можно обойтись и 4-мя слоями, а другом их может быть и больше...

Ваш пост, господин Solik выглядит минимум не профессионально. Либо Вы не прочитали вопрос, либо просто не компетентны BTW, DDR SDRAM по четырем слоям не разводится в принципе К каждому корпусу необходимо подвести питание - 2 слоя, напряжение терминации - 1 слой, ну и плюс к этому хотя бы пара сигнальных слоев. Т.к. рабочие частоты DDR памяти лежат выше 200 MHz, то разводку необходимо осуществлять дорожками с 50-омным импедансом, а это значит, что под каждый сигнальный слой надо подкладывать землю. Ко всему вышеперечисленному - TOP уходит под монтаж самих микросхем, BOTTOM - под монтаж блокировочных конденсаторов и согласующих резисторов. Таким образом имеем нечто в районе 6-8 слоев.

Где-то в Сети есть документ, описывающий что лежит на каком слое, где лучше разместить блокировочные конденсаторы, как правильно провести дорожки и т.п. В первом приближении на Samsung'е и Micron'е этих документов я не нашел, потому и запостил этот вопрос на форум.

вот например пара доков. Лучше искать на Samsung'е и Micron'е через application для модулей

Прикрепленные файлы

 AN2582_DDR.pdf ( 865.22 килобайт ) Кол-во скачиваний: 2498
 dl202.pdf ( 1014.05 килобайт ) Кол-во скачиваний: 563