Трассировка BGA микросхем DDR памяти, Как правильно и по скольки слоям? Опции

[v_mirgorodsky]

Добрый день всеуважаемый ALL,

Есть следующий вопрос. Есть микросхема FPGA Altera Cyclone II в FBGA-484 корпусе, есть динамическая DDR память от Micron в корпусе FBGA-60, есть куча согласующих резисторов и блокировочных конденсаторов. Все это нужно грамотно разместить на плате с приемлемыми требованиями к технологическим нормам, разумным количеством слоев и минимальной площади.

Я слышал, что в Сети есть документ, подробно описывающий разводку памяти в таких корпусах с похожими требованиями, однако живьем его найти не удалось.

Есть ли у кого мысли как это сделать правильно? А может у кого есть вышеупомянутый документ?

[v_mirgorodsky]

На счет 4х слоев это зря: многие современные материнки для компов делаются именно на 4х слоях. Проверял сам и есть статистика. Но это так, лирическое отступление, а по делу следующее: руководства к действию дескать делай так и так и все тебе будет не найдете в принципе. Есть AppNotes от производителей рекомендующие минимальные требования для хоть какой-то работоспособности, а реально надо использовать серьезный САПР, имеющий с составе средства анализа Signal Integrity и Power Integrity, ну и, конечно, голову. Разработка идет по 2м независимым и противоречивым веткам: находим необходимое количество номенклатуру блокировочных конденсаторов (может сильно отличаться от рекомендаций производителей), исходя из требований к импедансу PDS (Power Delivery System), находим необходимую топологию сигнальных трасс, размещение согласовок и т.д. Затем пытаемся все это разместить на заданном участке платы периодически моделируя сигнальные трассы и находим (под контролем Power Integrity) оптимальное размещение блокировочных конденсаторов. В завершении всего этого моделируем то что получилось для оценки результата и сравниваем с требованиями.

А можно пример такой САПР? А чем определяется импеданс Power Delivery System?

На данный момент проектирование PDS заключается в следовании принципу - много не мало. К каждому корпусу ставится количество блокировочных конденсаторов равное количеству пинов питания на корпусе, их емкость выбирается в пределах от 10 до 100 нанофарад, плюс некоторое количество 1 микрофарадных конденсаторов и электролиты. Все пока работало, но есть впечатление, что данная практика несколько избыточна, потому как без некоторого количества этих емкостей работоспособность устройства не изменилась.

С точки зрения здравого смысла, PDS должна быть в состоянии поглощать помехи по питанию на частотах переключения компонентов, верно? Есть ли какие-либо рекомендации по расчету параметров PDS?