Вопрос про совместное использование шин данных, RM9200+SDRAM+FPGA Опции

[astro]

Параллельно шинам данных, адреса и управления процессора (RM9200) кроме SDRAM через 50 ом подключен FPGA Циклон2. В результате при инициализации SDRAM если в Циклоне нет прошивки старт проходит штатно. Стоит в Циклон залить любую прошивку, даже все выходы в высокоимпедансном состоянии - инит SDRAM даёт ошибку. Если память мне не изменяет, я здесь читал про подобный способ включения с успешными результатами, но поиском найти не могу. С интересом выслушаю мнения по вопросу - каким образом заставить указанную связку заработать без сбоев.

[DeadMoroz]

Кстати, 50 Ом - не многовато ли?, или Вы моделировали?
И какого характера ошибки СДРАМ? есть закономерность?

[astro]

Не моделировал, а макетировал. Чего там моделировать-то? Закономерности пока не понял, инит не проходит если циклон стартует первым. Если заливать циклон после полной инициализации sdram армом, то работающая программа арма виснет при обращении к памяти.

[klop]

Mojet i ne po teme no glyan'te chto u Vas tam s IO standartami u Ciclona.