Трассировка BGA микросхем DDR памяти, Как правильно и по скольки слоям? Опции

[v_mirgorodsky]

Добрый день всеуважаемый ALL,

Есть следующий вопрос. Есть микросхема FPGA Altera Cyclone II в FBGA-484 корпусе, есть динамическая DDR память от Micron в корпусе FBGA-60, есть куча согласующих резисторов и блокировочных конденсаторов. Все это нужно грамотно разместить на плате с приемлемыми требованиями к технологическим нормам, разумным количеством слоев и минимальной площади.

Я слышал, что в Сети есть документ, подробно описывающий разводку памяти в таких корпусах с похожими требованиями, однако живьем его найти не удалось.

Есть ли у кого мысли как это сделать правильно? А может у кого есть вышеупомянутый документ?

[Solik]

Ваш пост, господин Solik выглядит минимум не профессионально. Либо Вы не прочитали вопрос, либо просто не компетентны  BTW, DDR SDRAM по четырем слоям не разводится в принципе  К каждому корпусу необходимо подвести питание - 2 слоя, напряжение терминации - 1 слой, ну и плюс к этому хотя бы пара сигнальных слоев. Т.к. рабочие частоты DDR памяти лежат выше 200 MHz, то разводку необходимо осуществлять дорожками с 50-омным импедансом, а это значит, что под каждый сигнальный слой надо подкладывать землю. Ко всему вышеперечисленному - TOP уходит под монтаж самих микросхем, BOTTOM - под монтаж блокировочных конденсаторов и согласующих резисторов. Таким образом имеем нечто в районе 6-8 слоев

Не согласен .....
Используя их рекомендации .....
Всё зависит в основном от загружености FPGA и её питания.
А память легко выводится и на 4- слоях (Если присмотрется ты даже сможешь заметить что производители микросхем не просто набрасывают ножки в BGA корпуса, а прорабатывают некоторые варианты разводки своих микросхем)
Если использовать корпуса 0402 - то почти все можно установить прямо под DDR (только вот у нас 0402 мало кто берётся ставить) -при этом можно высести все сигнальные с памяти на двух слоях и два слоя использовати для питания (Ущемлённым будет только питпние на FPGA {питание к ядру будет подходить с шириной не больше 0.75- 1мм} )

Извини реальный пример дать не могу {но поверь он есть}

Код

  /--\\\\\/////\          /--\\\\\/////\
 |  |---------| |        |  |---------| |
|   |  ddr    |  |      |   |    ddr  |  |
|   |         |   |    |    |         |    |
|   |---------|    |  |     |-------- |    |
|                   ||                     |
 \  |----------------------------------    /
   \|               FPGA                | /

[v_mirgorodsky]

Не согласен .....
Используя их рекомендации .....
Всё зависит в основном от загружености FPGA и её питания.
А память легко выводится и на 4- слоях (Если присмотрется ты даже сможешь заметить что производители микросхем не просто набрасывают ножки в  BGA корпуса, а прорабатывают некоторые варианты разводки своих микросхем)
Если использовать корпуса 0402 - то почти все можно установить прямо под DDR (только вот у нас 0402 мало кто берётся ставить) -при этом можно высести все сигнальные с памяти на двух слоях и два слоя использовати для питания (Ущемлённым будет только  питпние на FPGA {питание к ядру будет подходить с шириной не больше 0.75- 1мм} )

Извини реальный пример дать не могу {но поверь он есть}

Оки, сорри, может я и высказался несколько резковато, но я очень хотел бы увидеть нормально работающую серийную плату с Cyclone II в корпусе FBGA-484 с шагом в 1мм и Micron DDR SDRAM в корпусе FBGA-60 с шагом 0.8мм разведенную по четырем слоям. BTW, для Altera Cyclone II FPGA пины шины данных, стробов и клоков имеют очень определенные места на корпусе и не могут быть изменены для облегчения трассировки "по месту".

Материнские платы по четырем слоям - может быть это и возможно. Используемые там микросхемы специально "заточены" под оптимальную разводку, т.к. весь набор проектируется одним производителем. Не стоит также забывать, что связь между северным и южным мостом чипсета осуществляется в основном дифференциальными парами, легко поддающимися разводке. Еще, обе микросхемы чипсета имеют, в основном, всего четыре крайних ряда рабочих пинов и большие линейные размеры корпуса, т.е. "доставать" пины с большой глубины BGA-массива необходимости нет. Плюс к этому, DDR DIMM сам по себе очень широкий и его пины специально рассчитаны под оптимальную разводку параллельными шинами, что в свою очередь сильно упрощает жизнь трассировщикам. Потому, разводка чипсета материнки по четырем слоям не может быть показателем того, что то же самое можно сделать в общем случае с FPGA и DDR-памятью.

Или я не прав?