Асинхронный сброс и метастабильность Опции

[-=Vitaly=-]

Здравствуйте !

Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?

Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем.
Но не уверен что такая структура понравится ATPG.

Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.

Бросьте ссылкой если есть по топику.

Заранее спасибо.

[masics]

Здравствуйте !

Подскажите как избежать ситуации когда есть CLK и асинхронный сброс. Как добиться того чтобы при снятии сброса в произвольный момент схема никогда не попадала в метастабильность ?

Можно конечно просто засинхронизировать резет в СLK домен и дальше не иметь проблем.
Но не уверен что такая структура понравится ATPG.

Может быть существуют какие-либо стандартные схемы которые хорошо уживаются с синтезаторами и ATPG.

Бросьте ссылкой если есть по топику.

Заранее спасибо.

Вопрос в том, как вырабатывается clock. Обычно, есть блок генерации всех клоков и ресетов в системе (аналоговый+дигитальный). Туда подается внешний ресет и внутренний ресет генерится в зависимости от внешнего (с синхронизацией).
В случае ATPG клок и ресет подаются снаружи и тут уже простое программирование тестера.